JP2757632B2 - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
- Publication number
- JP2757632B2 JP2757632B2 JP3318820A JP31882091A JP2757632B2 JP 2757632 B2 JP2757632 B2 JP 2757632B2 JP 3318820 A JP3318820 A JP 3318820A JP 31882091 A JP31882091 A JP 31882091A JP 2757632 B2 JP2757632 B2 JP 2757632B2
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- JP
- Japan
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- mos transistor
- test signal
- channel mos
- circuit
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、テスト信号発生回路に
関し、特に、ＣＭＯＳ型半導体集積回路をテストする際
にテスト信号を発生するテスト信号発生回路に関する。
関し、特に、ＣＭＯＳ型半導体集積回路をテストする際
にテスト信号を発生するテスト信号発生回路に関する。
【０００２】
【従来の技術】図３はこの種のテスト信号発生回路の従
来例の回路図である。
来例の回路図である。
【０００３】図３において、このテスト信号発生回路
は、ソースが電源電圧レベルに接続され、ゲートがグラ
ンドレベルに接続された相互コンダクタンスの小さいＰ
チャンネル型ＭＯＳトランジスタ７と、ソースが入力端
子１と入力バッファ２のゲートに接続され、ゲートがグ
ランドレベルに接続され、前記Ｐチャンネル型ＭＯＳト
ランジスタ７とドレイン同志が接続されたＮチャンネル
型ＭＯＳトランジスタ８と、前記両トランジスタ７、８
のドレインを入力とし、出力信号をテスト信号１１とし
て内部回路に供給するインバータ１０とで構成されてい
る。
は、ソースが電源電圧レベルに接続され、ゲートがグラ
ンドレベルに接続された相互コンダクタンスの小さいＰ
チャンネル型ＭＯＳトランジスタ７と、ソースが入力端
子１と入力バッファ２のゲートに接続され、ゲートがグ
ランドレベルに接続され、前記Ｐチャンネル型ＭＯＳト
ランジスタ７とドレイン同志が接続されたＮチャンネル
型ＭＯＳトランジスタ８と、前記両トランジスタ７、８
のドレインを入力とし、出力信号をテスト信号１１とし
て内部回路に供給するインバータ１０とで構成されてい
る。
【０００４】通常動作時には、入力端子１にグランドレ
ベルと電源電圧レベル間の電圧が印加される。この場
合、Ｐチャンネル型ＭＯＳトランジスタ７は導通状態、
Ｎチャンネル型ＭＯＳトランジスタ８は非導通状態とな
り、接点９の電位は常に“ハイ”レベルであるために、
インバータ１０の出力信号、即ちテスト信号１１は能動
状態にはならない。
ベルと電源電圧レベル間の電圧が印加される。この場
合、Ｐチャンネル型ＭＯＳトランジスタ７は導通状態、
Ｎチャンネル型ＭＯＳトランジスタ８は非導通状態とな
り、接点９の電位は常に“ハイ”レベルであるために、
インバータ１０の出力信号、即ちテスト信号１１は能動
状態にはならない。
【０００５】テスト動作時には入力端子１にＧＮＤ−Ｖ
TN（Ｎ型トランジスタ８のスレッショールド電圧）以下
の電圧を印加することにより、Ｎチャンネル型ＭＯＳト
ランジスタ８を導通状態にできる。Ｐチャンネル型ＭＯ
Ｓトランジスタ７の相互コンダクタンスはＮチャンネル
型ＭＯＳトランジスタ８より十分小さく設定されている
ので、接点９の電位はインバータ１０のスレッショール
ド電圧より低くなり、インバータ１０の出力信号１１は
能動状態となる。
TN（Ｎ型トランジスタ８のスレッショールド電圧）以下
の電圧を印加することにより、Ｎチャンネル型ＭＯＳト
ランジスタ８を導通状態にできる。Ｐチャンネル型ＭＯ
Ｓトランジスタ７の相互コンダクタンスはＮチャンネル
型ＭＯＳトランジスタ８より十分小さく設定されている
ので、接点９の電位はインバータ１０のスレッショール
ド電圧より低くなり、インバータ１０の出力信号１１は
能動状態となる。
【０００６】出力信号１１が能動状態となるときの入力
端子１の電圧と電源電圧の関係を図４に点線で示す。
端子１の電圧と電源電圧の関係を図４に点線で示す。
【０００７】
【発明が解決しようとする課題】上述した従来のテスト
信号発生回路では、Ｐチャンネル型ＭＯＳトランジスタ
７はエンハンスメント型であり、ソースがＶDDに接続さ
れ、ゲートがＧＮＤに接続されている為に、テスト状態
に入るときに必要な電圧レベル（以下テストレベルとす
る）が電源電圧に大きく依存する。このために、電源電
圧が高いときにはテストレベルの絶対値は大きくなり、
より微細化された半導体集積回路のプロセスでは、テス
ト状態時に回路の破壊を惹き起こす。また、電源電圧が
低いときにはテストレベルの絶対値は小さいなり、テス
ト状態に入りやすくなるために、通常動作時の暴走を惹
き起こすという欠点があった。
信号発生回路では、Ｐチャンネル型ＭＯＳトランジスタ
７はエンハンスメント型であり、ソースがＶDDに接続さ
れ、ゲートがＧＮＤに接続されている為に、テスト状態
に入るときに必要な電圧レベル（以下テストレベルとす
る）が電源電圧に大きく依存する。このために、電源電
圧が高いときにはテストレベルの絶対値は大きくなり、
より微細化された半導体集積回路のプロセスでは、テス
ト状態時に回路の破壊を惹き起こす。また、電源電圧が
低いときにはテストレベルの絶対値は小さいなり、テス
ト状態に入りやすくなるために、通常動作時の暴走を惹
き起こすという欠点があった。
【０００８】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸欠点を解消することを可能とした新規なテス
ト信号発生回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸欠点を解消することを可能とした新規なテス
ト信号発生回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るテスト信号発生回路は、ソースとゲー
トが電源電圧レベルに接続されたディプレッションＰチ
ャンネル型ＭＯＳトランジスタと、ソースが入力回路の
入力端子と接続され、ゲートがグランドレベルに接続さ
れ前記ディプレッションＰチャンネル型ＭＯＳトランジ
スタとドレイン同志が接続されたＮチャンネル型トラン
ジスタと、前記両トランジスタのドレインを入力とし出
力信号をテスト信号として内部回路に供給するインバー
タとを備えて構成されるか、もしくはソースとゲートが
グランドレベルに接続されたディプレッションＮチャン
ネル型ＭＯＳトランジスタと、ソースが入力回路の入力
端子と接続されゲートが電源電圧レベルに接続され前記
ディプレッションＮチャンネル型ＭＯＳトランジスタと
ドレイン同志が接続されたＰチャンネル型ＭＯＳトラン
ジスタと、前記両トランジスタのドレインを入力とし出
力信号をテスト信号として内部回路に供給するバッファ
とを備えて構成される。
に、本発明に係るテスト信号発生回路は、ソースとゲー
トが電源電圧レベルに接続されたディプレッションＰチ
ャンネル型ＭＯＳトランジスタと、ソースが入力回路の
入力端子と接続され、ゲートがグランドレベルに接続さ
れ前記ディプレッションＰチャンネル型ＭＯＳトランジ
スタとドレイン同志が接続されたＮチャンネル型トラン
ジスタと、前記両トランジスタのドレインを入力とし出
力信号をテスト信号として内部回路に供給するインバー
タとを備えて構成されるか、もしくはソースとゲートが
グランドレベルに接続されたディプレッションＮチャン
ネル型ＭＯＳトランジスタと、ソースが入力回路の入力
端子と接続されゲートが電源電圧レベルに接続され前記
ディプレッションＮチャンネル型ＭＯＳトランジスタと
ドレイン同志が接続されたＰチャンネル型ＭＯＳトラン
ジスタと、前記両トランジスタのドレインを入力とし出
力信号をテスト信号として内部回路に供給するバッファ
とを備えて構成される。
【００１０】
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１１】図１は本発明に係るテスト信号発生回路の
第１の実施例を示す回路構成図である。
第１の実施例を示す回路構成図である。
【００１２】図１を参照するに、入力端子１からの入力
信号は入力バッファ２に接続されるとともにＮチャンネ
ル型ＭＯＳトランジスタ４のソースに接続されている。
Ｎチャンネル型ＭＯＳトランジスタ４のゲートはＧＮＤ
レベルに接続されている。ディプレッションＰチャンネ
ル型ＭＯＳトランジスタ３のソースとゲートにはＶDDレ
ベルが接続されている。ディプレッションＰチャンネル
型ＭＯＳトランジスタ３とＮチャンネル型ＭＯＳトラン
ジスタのドレイン同志は接続され、接点９のその出力は
インバータ１０に接続されている。
信号は入力バッファ２に接続されるとともにＮチャンネ
ル型ＭＯＳトランジスタ４のソースに接続されている。
Ｎチャンネル型ＭＯＳトランジスタ４のゲートはＧＮＤ
レベルに接続されている。ディプレッションＰチャンネ
ル型ＭＯＳトランジスタ３のソースとゲートにはＶDDレ
ベルが接続されている。ディプレッションＰチャンネル
型ＭＯＳトランジスタ３とＮチャンネル型ＭＯＳトラン
ジスタのドレイン同志は接続され、接点９のその出力は
インバータ１０に接続されている。
【００１３】インバータ１０の出力信号１１はテスト信
号として、また入力バッファ２の出力信号は通常動作の
入力信号として半導体集積回路の内部ゲートに供給され
る。
号として、また入力バッファ２の出力信号は通常動作の
入力信号として半導体集積回路の内部ゲートに供給され
る。
【００１４】次に、本第１の実施例の動作を説明する。
【００１５】（１）．通常動作時 通常動作時には、入力端子１にＧＮＤレベルとＶDDレベ
ル間の電圧が印加される。この場合、ディプレッション
Ｐチャンネル型ＭＯＳトランジスタ３は導通状態、Ｎチ
ャンネル型ＭＯＳトランジスタ４は非導通状態となり、
接点９の電位は常に“ハイ”レベルであるために、イン
バータ１０の出力信号、即ちテスト信号１１は能動状態
にならない。従って、通常動作時にはテスト状態にひき
こまれることなく、また入力バッファ２の出力信号は通
常の入力信号として内部回路にとりこまれるために、通
常動作を行うことができる。
ル間の電圧が印加される。この場合、ディプレッション
Ｐチャンネル型ＭＯＳトランジスタ３は導通状態、Ｎチ
ャンネル型ＭＯＳトランジスタ４は非導通状態となり、
接点９の電位は常に“ハイ”レベルであるために、イン
バータ１０の出力信号、即ちテスト信号１１は能動状態
にならない。従って、通常動作時にはテスト状態にひき
こまれることなく、また入力バッファ２の出力信号は通
常の入力信号として内部回路にとりこまれるために、通
常動作を行うことができる。
【００１６】（２）．テスト動作時 入力端子１にＧＮＤ−ＶTN（Ｎ型トランジスタ４のスレ
ッショールド電圧）以下の電圧を印加することにより、
Ｎチャンネル型ＭＯＳトランジスタ４を導通状態にでき
る。ディプレッションＰチャンネル型ＭＯＳトランジス
タ３のゲートにＶDDレベルが印加されているとき、この
トランジスタの相互コンダクタンスより、Ｎチャンネル
型ＭＯＳトランジスタ４の相互コンダクタンスは十分大
きく設定されているので、接点９の電位はインバータ１
０のスレッショールド電圧より低くなり、インバータ１
０の出力信号１１は“ハイ”レベル（能動状態）にな
る。
ッショールド電圧）以下の電圧を印加することにより、
Ｎチャンネル型ＭＯＳトランジスタ４を導通状態にでき
る。ディプレッションＰチャンネル型ＭＯＳトランジス
タ３のゲートにＶDDレベルが印加されているとき、この
トランジスタの相互コンダクタンスより、Ｎチャンネル
型ＭＯＳトランジスタ４の相互コンダクタンスは十分大
きく設定されているので、接点９の電位はインバータ１
０のスレッショールド電圧より低くなり、インバータ１
０の出力信号１１は“ハイ”レベル（能動状態）にな
る。
【００１７】出力信号１１が能動状態となるときの入力
端子１の電圧と電源電圧の関係を図４に実線で示す。
端子１の電圧と電源電圧の関係を図４に実線で示す。
【００１８】図２は本発明に係るテスト信号発生回路の
第２の実施例を示す回路構成図である。
第２の実施例を示す回路構成図である。
【００１９】入力端子１からの入力信号は入力バッファ
２に接続されるとともにＰチャンネル型ＭＯＳトランジ
スタ６のソースに接続されている。Ｐチャンネル型ＭＯ
Ｓトランジスタ６のゲートはＶDDレベルに接続されてい
る。ディプレッションＮチャンネル型ＭＯＳトランジス
タ５とＰチャンネル型ＭＯＳトランジスタのドレイン同
志は接続され、接点９のその出力はバッファ１２に接続
されている。
２に接続されるとともにＰチャンネル型ＭＯＳトランジ
スタ６のソースに接続されている。Ｐチャンネル型ＭＯ
Ｓトランジスタ６のゲートはＶDDレベルに接続されてい
る。ディプレッションＮチャンネル型ＭＯＳトランジス
タ５とＰチャンネル型ＭＯＳトランジスタのドレイン同
志は接続され、接点９のその出力はバッファ１２に接続
されている。
【００２０】バッファ１２の出力信号１１はテスト信号
として、また入力バッファ２の出力信号は通常動作の入
力信号として半導体集積回路の内部ゲートに供給され
る。
として、また入力バッファ２の出力信号は通常動作の入
力信号として半導体集積回路の内部ゲートに供給され
る。
【００２１】次に、本第２の実施例の動作を説明する。
【００２２】（１）．通常動作時 通常動作時には、入力端子１にＧＮＤレベルとＶDDレベ
ル間の電圧が印加される。この場合、ディプレッション
Ｎチャンネル型ＭＯＳトランジスタ５は導通状態、Ｐチ
ャンネル型ＭＯＳトランジスタ６は非導通状態となり、
接点９の電位は常に“ロウ”レベルであるために、バッ
ファ１２の出力信号、即ちテスト信号１１は能動状態に
ならない。従って、通常動作時にはテスト状態にひきこ
まれることなく、また入力バッファ２の出力信号は通常
の入力信号として内部回路にとりこまれるために、通常
動作を行うことができる。
ル間の電圧が印加される。この場合、ディプレッション
Ｎチャンネル型ＭＯＳトランジスタ５は導通状態、Ｐチ
ャンネル型ＭＯＳトランジスタ６は非導通状態となり、
接点９の電位は常に“ロウ”レベルであるために、バッ
ファ１２の出力信号、即ちテスト信号１１は能動状態に
ならない。従って、通常動作時にはテスト状態にひきこ
まれることなく、また入力バッファ２の出力信号は通常
の入力信号として内部回路にとりこまれるために、通常
動作を行うことができる。
【００２３】（２）．テスト動作時 入力端子１にＶDD＋｜ＶTP｜（Ｐチャンネル型トランジ
スタ６のスレッショールド電圧）以上の電圧を印加する
ことにより、Ｐチャンネル型ＭＯＳトランジスタ６を導
通状態にできる。ディプレッションＮチャンネル型ＭＯ
Ｓトランジスタ５のゲートにＧＮＤレベルが印加されて
いるとき、このトランジスタの相互コンダクタンスよ
り、Ｐチャンネル型ＭＯＳトランジスタ６の相互コンダ
クタンスは十分大きく設定されているので、接点９の電
位はバッファ１２のスレッショールド電圧より高くな
り、バッファ１２の出力信号１１は“ハイ”レベル（能
動状態）になる。
スタ６のスレッショールド電圧）以上の電圧を印加する
ことにより、Ｐチャンネル型ＭＯＳトランジスタ６を導
通状態にできる。ディプレッションＮチャンネル型ＭＯ
Ｓトランジスタ５のゲートにＧＮＤレベルが印加されて
いるとき、このトランジスタの相互コンダクタンスよ
り、Ｐチャンネル型ＭＯＳトランジスタ６の相互コンダ
クタンスは十分大きく設定されているので、接点９の電
位はバッファ１２のスレッショールド電圧より高くな
り、バッファ１２の出力信号１１は“ハイ”レベル（能
動状態）になる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
テスト信号発生回路をエンハンスメント型ＭＯＳトラン
ジスタとディプレッション型ＭＯＳトランジスタで構成
し、ディプレッション型ＭＯＳトランジスタのソースと
ゲートを同電位にすることにより、図４の実線で表わさ
れる通り、テストレベルの電源電圧依存性が減少する。
したがって、電源電圧が高いときでもテストレベルの絶
対値は大くならないために、回路を破壊せずに、テスト
状態に引きこむことができ、また、電源電圧が低いとき
でもテストレベルの絶対値は小さくならないために、通
常動作時にテスト状態に入りにくくなるという効果が得
られる。
テスト信号発生回路をエンハンスメント型ＭＯＳトラン
ジスタとディプレッション型ＭＯＳトランジスタで構成
し、ディプレッション型ＭＯＳトランジスタのソースと
ゲートを同電位にすることにより、図４の実線で表わさ
れる通り、テストレベルの電源電圧依存性が減少する。
したがって、電源電圧が高いときでもテストレベルの絶
対値は大くならないために、回路を破壊せずに、テスト
状態に引きこむことができ、また、電源電圧が低いとき
でもテストレベルの絶対値は小さくならないために、通
常動作時にテスト状態に入りにくくなるという効果が得
られる。
【図１】本発明に係るテスト信号発生回路の第１の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図２】本発明に係るテスト信号発生回路の第２の実施
例を示す回路構成図である。
例を示す回路構成図である。
【図３】従来例の回路である。
【図４】図１と図３に示す回路の特性図である。
１…入力端子 ２…入力バッファ ３…ディプレッションＰチャンネル型ＭＯＳトランジス
タ ４…エンハンスメントＮチャンネル型ＭＯＳトランジス
タ ５…ディプレッションＮチャンネル型ＭＯＳトランジス
タ ６…エンハンスメントＰチャンネル型ＭＯＳトランジス
タ ７…相互コンダクタンスの小さいエンハンスメントＰチ
ャンネル型ＭＯＳトランジスタ ８…エンハンスメントＮチャンネル型ＭＯＳトランジス
タ ９…接点 １０…インバータ １１…テスト信号 １２…バッファ １３…図１に示す本発明の特性 １４…図３に示す従来例の特性
タ ４…エンハンスメントＮチャンネル型ＭＯＳトランジス
タ ５…ディプレッションＮチャンネル型ＭＯＳトランジス
タ ６…エンハンスメントＰチャンネル型ＭＯＳトランジス
タ ７…相互コンダクタンスの小さいエンハンスメントＰチ
ャンネル型ＭＯＳトランジスタ ８…エンハンスメントＮチャンネル型ＭＯＳトランジス
タ ９…接点 １０…インバータ １１…テスト信号 １２…バッファ １３…図１に示す本発明の特性 １４…図３に示す従来例の特性
Claims (2)
- 【請求項１】 ソースとゲートが電源電圧レベルに接続
されたディプレッションＰチャンネル型ＭＯＳトランジ
スタと、 ソースが入力回路の入力端子と接続され、ゲートがグラ
ンドレベルに接続され、前記ディプレッションＰチャン
ネル型ＭＯＳトランジスタとドレイン同志が接続された
Ｎチャンネル型ＭＯＳトランジスタと、 前記両トランジスタのドレインを入力とし、出力信号を
テスト信号として内部回路に供給するインバータと、 を有することを特徴としたテスト信号発生回路。 - 【請求項２】 ソースとゲートがグランドレベルに接続
されたディプレッションＮチャネル型ＭＯＳトランジス
タと、 ソースが入力回路の入力端子と接続され、ゲートが電源
電圧レベルに接続され、前記ディプレッションＮチャン
ネル型ＭＯＳトランジスタとドレイン同志が接続された
Ｐチャンネル型ＭＯＳトランジスタと、 前記両トランジスタのドレインを入力とし、出力信号を
テスト信号として内部回路に供給するバッファと、 を有することを特徴としたテスト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318820A JP2757632B2 (ja) | 1991-12-03 | 1991-12-03 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318820A JP2757632B2 (ja) | 1991-12-03 | 1991-12-03 | テスト信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05157813A JPH05157813A (ja) | 1993-06-25 |
| JP2757632B2 true JP2757632B2 (ja) | 1998-05-25 |
Family
ID=18103318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318820A Expired - Lifetime JP2757632B2 (ja) | 1991-12-03 | 1991-12-03 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757632B2 (ja) |
-
1991
- 1991-12-03 JP JP3318820A patent/JP2757632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05157813A (ja) | 1993-06-25 |
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