JP2946658B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JP2946658B2 JP2946658B2 JP2171473A JP17147390A JP2946658B2 JP 2946658 B2 JP2946658 B2 JP 2946658B2 JP 2171473 A JP2171473 A JP 2171473A JP 17147390 A JP17147390 A JP 17147390A JP 2946658 B2 JP2946658 B2 JP 2946658B2
- Authority
- JP
- Japan
- Prior art keywords
- logic gate
- switch means
- flip
- output terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318525—Test of flip-flops or latches
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマスタ・スレーブ・フリップフロップに関
し、特に、大規模集積回路に用いられる、テスト可能な
フリップフロップに関する。
し、特に、大規模集積回路に用いられる、テスト可能な
フリップフロップに関する。
［従来の技術］ 第５図は、論理回路網中で頻繁に使用される回路要素
であるマスタ・スレーブ・フリップフロップ（以下、M/
S−FFと記す）の基本型を示す論理構成図である。同図
に示されるように、従来のM/S−FFは、トランスファゲ
ートT8、T9およびインバータ回路G10、G11によりマスタ
・フリップフロップ（以下、Ｍ−FFと記す）を構成し、
また、トランスファゲートT10、T11およびインバータ回
路G12、G13によりスレーブ・フリップフロップ（以下、
Ｓ−FFと記す）を構成し、そして、インバータ回路G1
4、G15によって変換されたクロックCKを各々トランスフ
ァゲートに印加するものである。
であるマスタ・スレーブ・フリップフロップ（以下、M/
S−FFと記す）の基本型を示す論理構成図である。同図
に示されるように、従来のM/S−FFは、トランスファゲ
ートT8、T9およびインバータ回路G10、G11によりマスタ
・フリップフロップ（以下、Ｍ−FFと記す）を構成し、
また、トランスファゲートT10、T11およびインバータ回
路G12、G13によりスレーブ・フリップフロップ（以下、
Ｓ−FFと記す）を構成し、そして、インバータ回路G1
4、G15によって変換されたクロックCKを各々トランスフ
ァゲートに印加するものである。
クロックCKが“H"であるときには、トランスファゲー
トT8、T11が導通し、T9、T10がオフ状態となってＭ−FF
はデータリード状態、Ｓ−FFはホールド状態となる。次
に、クロックCKが“L"となると、トランスファゲートT
8、T11がオフ状態、T9、T10がオン状態となって、Ｍ−F
Fはホールド状態、Ｓ−FFはデータリード状態となる。
したがって、従来のM/S−FFは、少なくともクロックCK
の“H"→“L"および“L"→“H"の２状態変化を経て始め
て内部回路がすべて確定する、所謂順序回路となってい
る。
トT8、T11が導通し、T9、T10がオフ状態となってＭ−FF
はデータリード状態、Ｓ−FFはホールド状態となる。次
に、クロックCKが“L"となると、トランスファゲートT
8、T11がオフ状態、T9、T10がオン状態となって、Ｍ−F
Fはホールド状態、Ｓ−FFはデータリード状態となる。
したがって、従来のM/S−FFは、少なくともクロックCK
の“H"→“L"および“L"→“H"の２状態変化を経て始め
て内部回路がすべて確定する、所謂順序回路となってい
る。
第６図は、このような従来のM/S−FFを用いた一般的
な論理回路網を模式的に示したものである。すなわち、
論理回路網は組み合わせ回路網CL1〜CL3の間に順序回路
であるM/S−FF群FF1およびFF2が存在するように表すこ
とができる。ここで、論理回路網は、入力端子I1〜Inと
出力端子O1〜Omを有するものとして示されている。
な論理回路網を模式的に示したものである。すなわち、
論理回路網は組み合わせ回路網CL1〜CL3の間に順序回路
であるM/S−FF群FF1およびFF2が存在するように表すこ
とができる。ここで、論理回路網は、入力端子I1〜Inと
出力端子O1〜Omを有するものとして示されている。
上述した論理回路網が大規模集積回路として集積化さ
れた場合、製造後に回路網の途中の線路、接点の論理状
態を外部より直接検出したり、変更したりできないの
で、これを試験するには、全入力端子I1〜Inに適宜入力
信号を印加し、出力端子O1〜Omへ出現する出力状態を調
べこれと期待値との一致／不一致を見て回路網全体の良
否を判定することになる。しかしながら、このような試
験方法は一般に長い試験時間を要し、また、M/S−FFの
良否判定にも困難を伴うものである。そこで、M/S−FF
群を試験するには、試験時にのみ、第７図に示すよう
に、全M/S−FFの入出力を縦続接続して、入力端子から
入力信号Sinを入力し、専用クロック信号SCKにより順次
伝達して、最終段から出力信号Soutを得る方法が広く用
いられている。この手法はスキャンパス法と呼ばれ、特
に回路規模の大きな半導体集積回路に適合する回路試験
方法として知られている。
れた場合、製造後に回路網の途中の線路、接点の論理状
態を外部より直接検出したり、変更したりできないの
で、これを試験するには、全入力端子I1〜Inに適宜入力
信号を印加し、出力端子O1〜Omへ出現する出力状態を調
べこれと期待値との一致／不一致を見て回路網全体の良
否を判定することになる。しかしながら、このような試
験方法は一般に長い試験時間を要し、また、M/S−FFの
良否判定にも困難を伴うものである。そこで、M/S−FF
群を試験するには、試験時にのみ、第７図に示すよう
に、全M/S−FFの入出力を縦続接続して、入力端子から
入力信号Sinを入力し、専用クロック信号SCKにより順次
伝達して、最終段から出力信号Soutを得る方法が広く用
いられている。この手法はスキャンパス法と呼ばれ、特
に回路規模の大きな半導体集積回路に適合する回路試験
方法として知られている。
［発明が解決しようとする課題］ M/S−FFは順序回路であるので、従来のM/S−FFを用い
た回路網の試験ではスキャンパス法を用いても、少なく
とも回路網内の全M/S−FFの数の２倍の試験用クロック
を入力する必要があるため、試験時間が長くかかった。
また、従来のM/S−FFを用いた回路網では、スキャンパ
ス法を適用した場合、大規模な試験用のスイッチ群と、
配線群が全回路網にわたって必要となり、試験回路がな
い場合の通常20〜30％の回路規模の増大を招く欠点があ
った。
た回路網の試験ではスキャンパス法を用いても、少なく
とも回路網内の全M/S−FFの数の２倍の試験用クロック
を入力する必要があるため、試験時間が長くかかった。
また、従来のM/S−FFを用いた回路網では、スキャンパ
ス法を適用した場合、大規模な試験用のスイッチ群と、
配線群が全回路網にわたって必要となり、試験回路がな
い場合の通常20〜30％の回路規模の増大を招く欠点があ
った。
［課題を解決するための手段］ 本発明のフリップフロップ回路は、出力端子と、信号
が入力される第１の論理ゲートと、前記第１の論理ゲー
トの出力端にその入力端が接続された第２の論理ゲート
と、前記第２の論理ゲートの出力端と前記第１の論理ゲ
ートの入力端との間に接続された第１のスイッチ手段と
を有するマスタ・フリップフロップと、前記マスタ・フ
リップフロップの出力信号が入力される第３の論理ゲー
トと、前記第３の論理ゲートの出力端にその入力端が接
続された第４の論理ゲートと、前記第４の論理ゲートの
出力端と前記第３の論理ゲートの入力端との間に接続さ
れた第２のスイッチ手段とを有するスレーブ・フリップ
フロップと、前記第１の論理ゲートの出力端と前記第３
の論理ゲートの入力端との間に接続された第３のスイッ
チ手段と、前記第２の論理ゲートの出力端と前記第３の
論理ゲートの入力端との間に接続された第４のスイッチ
手段と、前記第４の論理ゲートの出力端と前記出力端子
との間に接続された第５のスイッチ手段と、前記第１乃
至第４の論理ゲートを全て直列に接続するために、前記
第１、第２および第３のスイッチ手段を遮断状態とする
とともに、前記第４および第５のスイッチ手段を導通状
態とする信号を発生するスイッチ制御回路と、を具備し
ている。
が入力される第１の論理ゲートと、前記第１の論理ゲー
トの出力端にその入力端が接続された第２の論理ゲート
と、前記第２の論理ゲートの出力端と前記第１の論理ゲ
ートの入力端との間に接続された第１のスイッチ手段と
を有するマスタ・フリップフロップと、前記マスタ・フ
リップフロップの出力信号が入力される第３の論理ゲー
トと、前記第３の論理ゲートの出力端にその入力端が接
続された第４の論理ゲートと、前記第４の論理ゲートの
出力端と前記第３の論理ゲートの入力端との間に接続さ
れた第２のスイッチ手段とを有するスレーブ・フリップ
フロップと、前記第１の論理ゲートの出力端と前記第３
の論理ゲートの入力端との間に接続された第３のスイッ
チ手段と、前記第２の論理ゲートの出力端と前記第３の
論理ゲートの入力端との間に接続された第４のスイッチ
手段と、前記第４の論理ゲートの出力端と前記出力端子
との間に接続された第５のスイッチ手段と、前記第１乃
至第４の論理ゲートを全て直列に接続するために、前記
第１、第２および第３のスイッチ手段を遮断状態とする
とともに、前記第４および第５のスイッチ手段を導通状
態とする信号を発生するスイッチ制御回路と、を具備し
ている。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は本発明の一実施例を示す論理構成図である。
同図に示されるように、本実施例ではトランスファゲー
トT1〜T4およびインバータ回路G1〜G4からなる、第５図
に示す従来のM/S−FFに加え、Ｍ−FFの第２の出力端子
即ちインバータ回路G2の出力端子と、Ｓ−FFの入力端子
即ちインバータ回路G3の入力端子との間にトランスファ
ゲートT6を接続するとともに、Ｓ−FFの第１、第２の出
力端子間、即ちインバータ回路G4の入出力端子間にトラ
ンスファゲートT5、T7の直列接続回路を接続している。
そして、これら付加トランスファゲートを通常のM/S−F
F動作時には、トランスファゲートT6、T7をオフ状態、T
5をオン状態に制御する。また、この回路を試験すると
きには、逆にトランスファゲートT6、T7をオン状態、T5
をオフ状態とし、さらにクロックCKの状態に拘らず他の
トランスファゲートについては、T1をオン、T2、T3、T4
をオフとする。各トランスファゲートの上記の動作は、
制御回路CCによって達成される。
同図に示されるように、本実施例ではトランスファゲー
トT1〜T4およびインバータ回路G1〜G4からなる、第５図
に示す従来のM/S−FFに加え、Ｍ−FFの第２の出力端子
即ちインバータ回路G2の出力端子と、Ｓ−FFの入力端子
即ちインバータ回路G3の入力端子との間にトランスファ
ゲートT6を接続するとともに、Ｓ−FFの第１、第２の出
力端子間、即ちインバータ回路G4の入出力端子間にトラ
ンスファゲートT5、T7の直列接続回路を接続している。
そして、これら付加トランスファゲートを通常のM/S−F
F動作時には、トランスファゲートT6、T7をオフ状態、T
5をオン状態に制御する。また、この回路を試験すると
きには、逆にトランスファゲートT6、T7をオン状態、T5
をオフ状態とし、さらにクロックCKの状態に拘らず他の
トランスファゲートについては、T1をオン、T2、T3、T4
をオフとする。各トランスファゲートの上記の動作は、
制御回路CCによって達成される。
第２図は、M/S−FFとともに上記制御回路CCの一例を
具体的に示した論理構成図である。同図で破線で囲まれ
た部分がトランスファゲートの制御回路CCであって、こ
の回路は、入力される制御信号TSの論理レベルに応じ
て、M/S−FFの試験状態乃至通常状態を選択する。
具体的に示した論理構成図である。同図で破線で囲まれ
た部分がトランスファゲートの制御回路CCであって、こ
の回路は、入力される制御信号TSの論理レベルに応じ
て、M/S−FFの試験状態乃至通常状態を選択する。
次に、本実施例回路の動作について説明する。
まず、制御信号TSが“L"の時、この信号とこの信号の
インバータ回路G9による反転信号とにより制御されるト
ランスファゲートT5はオン状態、トランスファゲートT
6、T7はオフ状態となる。また、NANDゲートG5の一方の
入力端子は、インバータ回路G9による制御信号TSの反転
信号▲▼、即ち“H"が印加されているため、このゲ
ートは“開”の状態となっており、NANDゲートG5はクロ
ックCKの反転信号を出力する。したがって、トランスフ
ァゲートT1、T2およびT3はクロックCKに従った通常の動
作を行う。さらに、ANDゲートG7、ORゲートG8は一方の
入力端子に、それぞれインバータ回路G9からの“H"、制
御信号TSの“L"が印加されているため、何れもゲート
“開”の状態であり、トランスファゲートT4もNANDゲー
トG5、インバータ回路G6の各出力信号であるクロックCK
により開／閉が制御される状態となっている。この状態
を等価的に示すと、第３図（ａ）のようになり、本実施
例回路が第５図に示した通常のM/S−FFと同等な動作を
することがわかる。
インバータ回路G9による反転信号とにより制御されるト
ランスファゲートT5はオン状態、トランスファゲートT
6、T7はオフ状態となる。また、NANDゲートG5の一方の
入力端子は、インバータ回路G9による制御信号TSの反転
信号▲▼、即ち“H"が印加されているため、このゲ
ートは“開”の状態となっており、NANDゲートG5はクロ
ックCKの反転信号を出力する。したがって、トランスフ
ァゲートT1、T2およびT3はクロックCKに従った通常の動
作を行う。さらに、ANDゲートG7、ORゲートG8は一方の
入力端子に、それぞれインバータ回路G9からの“H"、制
御信号TSの“L"が印加されているため、何れもゲート
“開”の状態であり、トランスファゲートT4もNANDゲー
トG5、インバータ回路G6の各出力信号であるクロックCK
により開／閉が制御される状態となっている。この状態
を等価的に示すと、第３図（ａ）のようになり、本実施
例回路が第５図に示した通常のM/S−FFと同等な動作を
することがわかる。
次に、制御信号TSが“H"の時、先の状態とは逆に、NA
NDゲートG5、ANDゲートG7およびORゲートG8は何れもゲ
ート“閉”の状態となり、NANDゲートG5、ORゲートG8の
出力は“H"固定、インバータ回路G6、ANDゲートG7の出
力は“L"固定となる。したがって、この時トランスファ
ゲートT1、T6およびT7はオン、T2〜T5はオフ状態とな
り、等価回路としては第３図（ｂ）に示すものとなる。
NDゲートG5、ANDゲートG7およびORゲートG8は何れもゲ
ート“閉”の状態となり、NANDゲートG5、ORゲートG8の
出力は“H"固定、インバータ回路G6、ANDゲートG7の出
力は“L"固定となる。したがって、この時トランスファ
ゲートT1、T6およびT7はオン、T2〜T5はオフ状態とな
り、等価回路としては第３図（ｂ）に示すものとなる。
第３図（ｂ）の等価回路では、M/S−FFを構成するす
べてのインバータ回路G1〜G4が直列に接続され、入力信
号Ｄが全インバータ回路G1〜G4を通して出力端子へ伝達
される状態となる。即ち、この状態ではM/S−FFは、も
はや順序回路ではなく、完全な組み合わせ回路に変更さ
れた状態となっている。
べてのインバータ回路G1〜G4が直列に接続され、入力信
号Ｄが全インバータ回路G1〜G4を通して出力端子へ伝達
される状態となる。即ち、この状態ではM/S−FFは、も
はや順序回路ではなく、完全な組み合わせ回路に変更さ
れた状態となっている。
従って、本発明によるM/S−FFを有する回路網では、
第６図に示す構成であったものが、全M/S−FFに共通に
供給される一個の制御信号TSにより、全て組み合わせ回
路化できるので、回路網全体を１つの組み合わせ回路と
看做しうるように変更できる。
第６図に示す構成であったものが、全M/S−FFに共通に
供給される一個の制御信号TSにより、全て組み合わせ回
路化できるので、回路網全体を１つの組み合わせ回路と
看做しうるように変更できる。
第４図は、本発明の他の実施例を示す論理構成図であ
る。同図において、第２図の実施例の部分と同等の部分
には、同一の参照記号が付されている。この実施例は、
２組のM/S−FFを用いたものであるが、左側のM/S−FFで
はトランスファゲートT5が削減されている。このよう
に、最終段に接続されるM/S−FFの場合を除いてゲートT
5を除去することにより、回路を簡素化することができ
る。
る。同図において、第２図の実施例の部分と同等の部分
には、同一の参照記号が付されている。この実施例は、
２組のM/S−FFを用いたものであるが、左側のM/S−FFで
はトランスファゲートT5が削減されている。このよう
に、最終段に接続されるM/S−FFの場合を除いてゲートT
5を除去することにより、回路を簡素化することができ
る。
［発明の効果］ 以上説明したように、本発明は、制御信号TSを入力信
号とする全論理回路網に共通の制御回路と、M/S−FFに
付加される２乃至３個のトランスファゲートとによっ
て、順序回路であるM/S−FFを組み合わせ回路に変更で
きるようにするものであるので、本発明によれば、回路
規模を大幅に増加させることなく、試験時に全回路網を
組み合わせ回路とすることができる。従って、本発明に
よれば、比較的単純な回路を付加することにより、大規
模な論理回路網の試験を容易にかつ短時間で実行しうる
ようになる。
号とする全論理回路網に共通の制御回路と、M/S−FFに
付加される２乃至３個のトランスファゲートとによっ
て、順序回路であるM/S−FFを組み合わせ回路に変更で
きるようにするものであるので、本発明によれば、回路
規模を大幅に増加させることなく、試験時に全回路網を
組み合わせ回路とすることができる。従って、本発明に
よれば、比較的単純な回路を付加することにより、大規
模な論理回路網の試験を容易にかつ短時間で実行しうる
ようになる。
第１図、第２図は、本発明の一実施例を示す論理構成
図、第３図（ａ）、（ｂ）は、その動作説明図、第４図
は、本発明の他の実施例を示す論理構成図、第５図は、
従来例の論理構成図、第６図は、従来例を使用した論理
回路網を示すブロック図、第７図は、その試験時の状態
を示すブロック図である。 CC……制御回路、CK……クロック、Ｄ……入力信号、G1
〜G4、G6、G9……インバータ回路、Ｑ……出力信号、I1
〜In……入力端子、O1〜Om……出力端子、TS……制御信
号、CL1〜CL3……組み合わせ回路網、FF1、FF2……フリ
ップフロップ群。
図、第３図（ａ）、（ｂ）は、その動作説明図、第４図
は、本発明の他の実施例を示す論理構成図、第５図は、
従来例の論理構成図、第６図は、従来例を使用した論理
回路網を示すブロック図、第７図は、その試験時の状態
を示すブロック図である。 CC……制御回路、CK……クロック、Ｄ……入力信号、G1
〜G4、G6、G9……インバータ回路、Ｑ……出力信号、I1
〜In……入力端子、O1〜Om……出力端子、TS……制御信
号、CL1〜CL3……組み合わせ回路網、FF1、FF2……フリ
ップフロップ群。
Claims (5)
- 【請求項１】出力端子と、 信号が入力される第１の論理ゲートと、前記第１の論理
ゲートの出力端にその入力端が接続された第２の論理ゲ
ートと、前記第２の論理ゲートの出力端と前記第１の論
理ゲートの入力端との間に接続された第１のスイッチ手
段とを有するマスタ・フリップフロップと、 前記マスタ・フリップフロップの出力信号が入力される
第３の論理ゲートと、前記第３の論理ゲートの出力端に
その入力端が接続された第４の論理ゲートと、前記第４
の論理ゲートの出力端と前記第３の論理ゲートの入力端
との間に接続された第２のスイッチ手段とを有するスレ
ーブ・フリップフロップと、 前記第１の論理ゲートの出力端と前記第３の論理ゲート
の入力端との間に接続された第３のスイッチ手段と、 前記第２の論理ゲートの出力端と前記第３の論理ゲート
の入力端との間に接続された第４のスイッチ手段と、 前記第４の論理ゲートの出力端と前記出力端子との間に
接続された第５のスイッチ手段と、 前記第１乃至第４の論理ゲートを全て直列に接続するた
めに、前記第１乃至第３のスイッチ手段を遮断状態とす
るとともに、前記第４および第５のスイッチ手段を導通
状態とするように制御するスイッチ制御回路と、 を具備するフリップフロップ回路。 - 【請求項２】前記第１乃至第４の論理ゲートがNOT機能
を有するゲートであることを特徴とする請求項１記載の
フリップフロップ回路。 - 【請求項３】前記第１乃至第４の論理ゲートがインバー
タであることを特徴とする請求項１記載のフリップフロ
ップ回路。 - 【請求項４】前記第３の論理ゲートの出力端と前記出力
端子との間に接続された第６のスイッチ手段を更に備
え、前記スイッチ制御回路は、前記第５のスイッチ手段
を導通状態に制御するときには、前記第６のスイッチ手
段を遮断状態に制御する機能を有していることを特徴と
する請求項１記載のフリップフロップ回路。 - 【請求項５】前記スイッチ制御回路は、制御信号とクロ
ック信号を受け、 前記制御信号がアクティブのとき、前記クロック信号の
アクティブまたはインアクティブに係わらず、前記第１
乃至第３のスイッチ手段、または、前記第１乃至第３の
スイッチ手段および前記第６のスイッチ手段を遮断状態
とするとともに、前記第４および第５のスイッチ手段を
導通状態とし、 前記制御信号がインアクティブのとき、前記クロック信
号のアクティブまたはインアクティブに係わらず、前記
第４および第５のスイッチ手段を遮断状態とするように
制御することを特徴とする請求項１または４記載のフリ
ップフロップ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171473A JP2946658B2 (ja) | 1990-06-29 | 1990-06-29 | フリップフロップ回路 |
| US07/724,037 US5105100A (en) | 1990-06-29 | 1991-07-01 | Easily and quickly testable master-slave flipflop circuit |
| DE69122183T DE69122183T2 (de) | 1990-06-29 | 1991-07-01 | Leicht und schnell prüfbare Master-Slave-Kippschaltung |
| EP91110876A EP0464746B1 (en) | 1990-06-29 | 1991-07-01 | Easily and quickly testable master-slave flipflop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171473A JP2946658B2 (ja) | 1990-06-29 | 1990-06-29 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461414A JPH0461414A (ja) | 1992-02-27 |
| JP2946658B2 true JP2946658B2 (ja) | 1999-09-06 |
Family
ID=15923759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171473A Expired - Fee Related JP2946658B2 (ja) | 1990-06-29 | 1990-06-29 | フリップフロップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5105100A (ja) |
| EP (1) | EP0464746B1 (ja) |
| JP (1) | JP2946658B2 (ja) |
| DE (1) | DE69122183T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3057814B2 (ja) * | 1991-06-26 | 2000-07-04 | 日本電気株式会社 | 半導体集積回路 |
| JPH065091A (ja) * | 1992-06-23 | 1994-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| US5463338A (en) * | 1993-06-07 | 1995-10-31 | Vlsi Technology, Inc. | Dual latch clocked LSSD and method |
| GB9405804D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Scannable latch and method of using the same |
| US5552737A (en) * | 1994-07-11 | 1996-09-03 | International Business Machines Corporation | Scannable master slave latch actuated by single phase clock |
| US5508648A (en) * | 1994-08-01 | 1996-04-16 | Intel Corporation | Differential latch circuit |
| US5612632A (en) * | 1994-11-29 | 1997-03-18 | Texas Instruments Incorporated | High speed flip-flop for gate array |
| JPH08195650A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | マスタスレーブ方式フリップフロップ回路 |
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| WO1996027945A1 (en) * | 1995-03-08 | 1996-09-12 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US5656953A (en) * | 1995-05-31 | 1997-08-12 | Texas Instruments Incorporated | Low overhead memory designs for IC terminals |
| DE69514918T2 (de) * | 1995-08-31 | 2000-06-15 | Stmicroelectronics S.R.L., Agrate Brianza | D-Flip-Flop mit asynchronem Laden von Daten |
| US5894434A (en) * | 1995-12-22 | 1999-04-13 | Texas Instruments Incorporated | MOS static memory array |
| JP3572329B2 (ja) * | 1999-12-22 | 2004-09-29 | エルピーダメモリ株式会社 | データラッチ回路及びデータラッチ回路の動作方法。 |
| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
| US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
| US6864733B2 (en) * | 2003-05-29 | 2005-03-08 | Intel Corporation | Data-enabled static flip-flop circuit with no extra forward-path delay penalty |
| US7764086B2 (en) * | 2006-12-22 | 2010-07-27 | Industrial Technology Research Institute | Buffer circuit |
| GB2469532A (en) * | 2009-04-18 | 2010-10-20 | Ibm | Signal repowering chip for three-dimensional integrated circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879328A (ja) * | 1981-11-04 | 1983-05-13 | Mitsubishi Electric Corp | マスタ・スレ−ブ形ラツチ回路 |
| US4495629A (en) * | 1983-01-25 | 1985-01-22 | Storage Technology Partners | CMOS scannable latch |
| JPS6029680A (ja) * | 1983-07-27 | 1985-02-15 | Toshiba Corp | Ｃｍｏｓ論理回路の試験方法 |
| JPS60192276A (ja) * | 1984-03-13 | 1985-09-30 | Toshiba Corp | 論理ｌｓｉのテスト方式 |
| DE3443788C2 (de) * | 1984-11-30 | 1987-01-08 | Siemens AG, 1000 Berlin und 8000 München | Taktgesteuerte Master-Slave-Kippschaltung |
| US4669061A (en) * | 1984-12-21 | 1987-05-26 | Digital Equipment Corporation | Scannable flip-flop |
| JPS61181978A (ja) * | 1985-02-08 | 1986-08-14 | Hitachi Ltd | 集積回路装置 |
| JPS6316710A (ja) * | 1986-07-09 | 1988-01-23 | Nec Corp | ラツチ回路 |
| US4782283A (en) * | 1986-08-22 | 1988-11-01 | Aida Corporation | Apparatus for scan testing CMOS integrated systems |
| JPH0691431B2 (ja) * | 1987-03-02 | 1994-11-14 | 沖電気工業株式会社 | フリツプフロツプ回路用クロツク制御回路 |
| JP2529274B2 (ja) * | 1987-07-10 | 1996-08-28 | 松下電器産業株式会社 | 窒化合金膜の熱処理方法 |
| ZA891266B (en) * | 1988-02-22 | 1989-11-29 | Duphar Int Res | Method of preparing a solid composition of lactulose,and composition so obtained |
-
1990
- 1990-06-29 JP JP2171473A patent/JP2946658B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-01 DE DE69122183T patent/DE69122183T2/de not_active Expired - Fee Related
- 1991-07-01 US US07/724,037 patent/US5105100A/en not_active Expired - Fee Related
- 1991-07-01 EP EP91110876A patent/EP0464746B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69122183D1 (de) | 1996-10-24 |
| EP0464746A3 (en) | 1993-01-20 |
| EP0464746A2 (en) | 1992-01-08 |
| EP0464746B1 (en) | 1996-09-18 |
| DE69122183T2 (de) | 1997-04-24 |
| US5105100A (en) | 1992-04-14 |
| JPH0461414A (ja) | 1992-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2946658B2 (ja) | フリップフロップ回路 | |
| KR100257415B1 (ko) | 스캐너블 플립플롭 회로 및 이 스캐너블 플립플롭 회로에서 이용되는 방법 | |
| US5130647A (en) | Scan test circuit and semiconductor integrated circuit device using the same | |
| JP2725258B2 (ja) | 集積回路装置 | |
| JPS63182585A (ja) | テスト容易化機能を備えた論理回路 | |
| JP3057814B2 (ja) | 半導体集積回路 | |
| JPH06160477A (ja) | 論理回路 | |
| JPS63263480A (ja) | 半導体集積論理回路 | |
| JPH06105285B2 (ja) | 半導体集積回路装置 | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| JPH0196573A (ja) | 集積回路 | |
| JPS5811584B2 (ja) | パルス遅延時間テスト装置 | |
| JP2723676B2 (ja) | 半導体集積回路 | |
| JP2874248B2 (ja) | 診断用スキャンパス付き電子回路 | |
| JP2521991B2 (ja) | スキャンレジスタラッチ | |
| JP2699355B2 (ja) | 集積回路 | |
| JPH06324113A (ja) | 半導体集積回路 | |
| JPS6375680A (ja) | アナログ・デイジタル混載ｌｓｉ内部試験回路 | |
| JP2533946B2 (ja) | 集積回路 | |
| JPS63142657A (ja) | 試験回路を有するゲ−トアレイ | |
| JPH05209934A (ja) | バウンダリスキャンセル | |
| JPS63132185A (ja) | 入力回路装置 | |
| JPH0746123B2 (ja) | 集積回路の試験方式 | |
| JPS62235818A (ja) | 集積回路 | |
| JPH05273314A (ja) | 半導体論理集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |