JP2633980B2 - デジタル・アナログ混在のｌｓｉ - Google Patents
デジタル・アナログ混在のｌｓｉInfo
- Publication number
- JP2633980B2 JP2633980B2 JP2241723A JP24172390A JP2633980B2 JP 2633980 B2 JP2633980 B2 JP 2633980B2 JP 2241723 A JP2241723 A JP 2241723A JP 24172390 A JP24172390 A JP 24172390A JP 2633980 B2 JP2633980 B2 JP 2633980B2
- Authority
- JP
- Japan
- Prior art keywords
- digital
- circuit
- analog
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル・アナログ混在のLSIに関し、特
にデジタル回路及びアナログ回路それぞれのテストを可
能にしたLSIに関するものである。
にデジタル回路及びアナログ回路それぞれのテストを可
能にしたLSIに関するものである。
従来の技術 各種電子機器に半導体デバイスが広く用いられるよう
になってきた。そのため半導体デバイスの機能として
も、デジタル或はアナログのいずれか一方の信号方式を
処理し得るだけでは満足できず、同一半導体基板内でデ
ジタル及びアナログの両信号を処理することが望まれ、
混在のLSIが提供されている。特に画像信号処理用のLSI
にデジタル・アナログ混在回路が必要とされる。
になってきた。そのため半導体デバイスの機能として
も、デジタル或はアナログのいずれか一方の信号方式を
処理し得るだけでは満足できず、同一半導体基板内でデ
ジタル及びアナログの両信号を処理することが望まれ、
混在のLSIが提供されている。特に画像信号処理用のLSI
にデジタル・アナログ混在回路が必要とされる。
このようなLSIにおいても製造後所望の機能を果し得
るか否かのテストが実施されるが、従来のデジタル・ア
ナログ混在のLSIにおいて、デジタル回路とアナログ回
路を別々にテストしようとする場合、次のような方式が
採られている。
るか否かのテストが実施されるが、従来のデジタル・ア
ナログ混在のLSIにおいて、デジタル回路とアナログ回
路を別々にテストしようとする場合、次のような方式が
採られている。
同一半導体基板に内蔵されたデジタル回路とアナロ
グ回路の間に設置されたインターフェイス部において、
デジタル回路の出力がアナログ回路の入力になっている
場合に、特別なテスト方式としてシフトレジスタを設け
ない場合には、上記インターフェイス部のデジタル出力
信号でアナログ回路部を動作させて、アナログ出力端子
の動作としてテストする。
グ回路の間に設置されたインターフェイス部において、
デジタル回路の出力がアナログ回路の入力になっている
場合に、特別なテスト方式としてシフトレジスタを設け
ない場合には、上記インターフェイス部のデジタル出力
信号でアナログ回路部を動作させて、アナログ出力端子
の動作としてテストする。
デジタル回路とアナログ回路のインターフェイスに
シリアル出力可能なシフトレジスタを設けて、デジタル
回路のテスト時には、デジタル回路からのインターフェ
イス出力信号をシフトレジスタによりシリアルに出力し
てデジタルテストし、アナログ回路のテスト時にはアナ
ログ回路へのインターフェイス入力信号をシフトレジス
タによりシリアル入力してアナログテストする。
シリアル出力可能なシフトレジスタを設けて、デジタル
回路のテスト時には、デジタル回路からのインターフェ
イス出力信号をシフトレジスタによりシリアルに出力し
てデジタルテストし、アナログ回路のテスト時にはアナ
ログ回路へのインターフェイス入力信号をシフトレジス
タによりシリアル入力してアナログテストする。
上記いずれかの方式によってデジタル回路とアナログ
回路を別々にテストしている。
回路を別々にテストしている。
発明が解決しようとする問題点 上記従来のテスト方式では、次のような問題がある。
シフトレジスタを用いない場合、デジタル回路自信
のテストでありながらアナログ部を動作させた経由のア
ナログ出力信号でデジタル回路部分を評価しなければな
らず、必ずしも適切な評価が下せないだけでなく、テス
トが複雑になる。
のテストでありながらアナログ部を動作させた経由のア
ナログ出力信号でデジタル回路部分を評価しなければな
らず、必ずしも適切な評価が下せないだけでなく、テス
トが複雑になる。
上記問題点に対して、デジタル部のインターフェイス
出力信号を、テストのために外部へ直接出力することも
考えられるが、この場合には、出力信号数に相当する端
子が必要になり、端子数が多くなる。またこのように外
部へ直接出力すれば、同信号をアナログ信号端子にマル
チプレクスして出力できない。更にアナログ部に不良が
あれば、デジタル部がテストできない。
出力信号を、テストのために外部へ直接出力することも
考えられるが、この場合には、出力信号数に相当する端
子が必要になり、端子数が多くなる。またこのように外
部へ直接出力すれば、同信号をアナログ信号端子にマル
チプレクスして出力できない。更にアナログ部に不良が
あれば、デジタル部がテストできない。
シフトレジスタを用いる場合、実際に回路を構成す
るためには、シフトレジスタに加えてデータを保持する
ためにさらにラッチが必要なため、テスト回路が複雑で
大きくなる。
るためには、シフトレジスタに加えてデータを保持する
ためにさらにラッチが必要なため、テスト回路が複雑で
大きくなる。
またアナログ部をテストする場合、シフトレジスタに
アナログ部インターフェイス信号をシリアルで外部より
入力するため、テスト時間が長くなる等の問題がある。
アナログ部インターフェイス信号をシリアルで外部より
入力するため、テスト時間が長くなる等の問題がある。
本発明は、上記問題点を解決するためになされたもの
で、デジタル回路部をアナログ回路部とをそれぞれ独立
にテストすることができるLSIを提供する。
で、デジタル回路部をアナログ回路部とをそれぞれ独立
にテストすることができるLSIを提供する。
問題点を解決するための手段 デジタル回路とアナログ回路を同一半導体基板に形成
した集積回路において、デジタル・アナログインターフ
ェイス部に、マルチプレクサ回路及びシリアル出力専用
のシフトレジスタを設けて構成する。
した集積回路において、デジタル・アナログインターフ
ェイス部に、マルチプレクサ回路及びシリアル出力専用
のシフトレジスタを設けて構成する。
作用 集積回路に内蔵されたデジタル回路部のみのテスト時
には、デジタル回路部で処理された出力信号をインター
フェイス出力信号としてシフトレジスタから外部へ出力
する。一方マルチプレクサ回路により、インターフェイ
ス信号とデジタル入力端子からのテスト入力信号との切
換を実行し、アナログ回路部のテスト時には、デジタル
回路で処理することなくデジタル入力端子より直接アナ
ログ回路部インターフェイス入力信号を与えてアナログ
回路を動作させる。
には、デジタル回路部で処理された出力信号をインター
フェイス出力信号としてシフトレジスタから外部へ出力
する。一方マルチプレクサ回路により、インターフェイ
ス信号とデジタル入力端子からのテスト入力信号との切
換を実行し、アナログ回路部のテスト時には、デジタル
回路で処理することなくデジタル入力端子より直接アナ
ログ回路部インターフェイス入力信号を与えてアナログ
回路を動作させる。
実施例 図面を用いて実施例を詳細に説明する。
本実施例のLSI1は、同一半導体基板にデジタル回路部
２とアナログ回路３を混在させて形成されている。この
ようなLSI1において、LSIをデジタル回路２とアナログ
回路部３に大きく分類し、デジタル回路部２とアナログ
回路部３間にインターフェイス部として、マルチプレク
サ５（M1,M2・・・Mn）及びパラレル入力／シリアル・
パラレル出力を備えたシフトレジスタ４を設ける。上記
インターフェイス部は、デジタル回路部２におけるテス
トの処理を経た信号を出力するとともに、アナログ回路
部３へテストのための信号をデジタル入力６からデジタ
ル回路での信号処理を経由することなく入力するための
機能を果たす。
２とアナログ回路３を混在させて形成されている。この
ようなLSI1において、LSIをデジタル回路２とアナログ
回路部３に大きく分類し、デジタル回路部２とアナログ
回路部３間にインターフェイス部として、マルチプレク
サ５（M1,M2・・・Mn）及びパラレル入力／シリアル・
パラレル出力を備えたシフトレジスタ４を設ける。上記
インターフェイス部は、デジタル回路部２におけるテス
トの処理を経た信号を出力するとともに、アナログ回路
部３へテストのための信号をデジタル入力６からデジタ
ル回路での信号処理を経由することなく入力するための
機能を果たす。
デジタル回路部２を単独にテストする場合には、デジ
タル入力６に与えられたテスト信号をデジタル回路２に
入力して所定の処理を施しデジタル出力７を形成し、デ
ジタル回路をテストする。同時にデジタル回路２の上記
出力はインターフェイス信号I1〜1nを介してシフトレジ
スタ４の入力21〜2nとなり、更にシフトレジスタ４によ
り、シリアルデータ29となってテスト端子９へ出力され
る。このテスト端子９の出力によりインターフェイス信
号11〜1nのテストが可能になる。
タル入力６に与えられたテスト信号をデジタル回路２に
入力して所定の処理を施しデジタル出力７を形成し、デ
ジタル回路をテストする。同時にデジタル回路２の上記
出力はインターフェイス信号I1〜1nを介してシフトレジ
スタ４の入力21〜2nとなり、更にシフトレジスタ４によ
り、シリアルデータ29となってテスト端子９へ出力され
る。このテスト端子９の出力によりインターフェイス信
号11〜1nのテストが可能になる。
またアナログ回路部３を単独テストする際には、マル
チプレクサ５によりデジタル入力６より入力された入力
信号31〜3nがアナログインターフェイス信号２〜2nとな
り、デジタル入力６及びアナログ入力８によって直接ア
ナログ回路部を動作させることが可能となり、アナログ
回路３が出力10によってテストできる。
チプレクサ５によりデジタル入力６より入力された入力
信号31〜3nがアナログインターフェイス信号２〜2nとな
り、デジタル入力６及びアナログ入力８によって直接ア
ナログ回路部を動作させることが可能となり、アナログ
回路３が出力10によってテストできる。
なお上記実施例は、アナログ回路部３からデジタル回
路部２への入力は、信号11で示すように直接デジタル回
路部２へ入力し、アナログ動作をデジタル部の出力７か
ら出力される信号でテストする構成とした。
路部２への入力は、信号11で示すように直接デジタル回
路部２へ入力し、アナログ動作をデジタル部の出力７か
ら出力される信号でテストする構成とした。
しかしアナログ回路部３からデジタル回路部２への入
力に対しても、前記実施例と同様に、シフトレジスタ４
によりシリアル出力またはマルチプレクサにより外部端
子９に出力し、テストすることも可能である。
力に対しても、前記実施例と同様に、シフトレジスタ４
によりシリアル出力またはマルチプレクサにより外部端
子９に出力し、テストすることも可能である。
発明の効果 以上本発明によれば、デジタル・アナログ混在LSIに
おいて、デジタル回路とアナログ回路が独立にテスト可
能になり、アナログ回路の動作をデジタル入力に与えら
れるデジタル信号で直接制御でき、LSIのテスト効率が
高まり、また不良部分の追跡が容易になる。更にアナロ
グインターフェイス信号を外部よりシリアル入力してテ
ストする場合よりも、シフトレジスタによりアナログイ
ンターフェイス信号を直接パラレルに入力できるため、
テスト時間を短縮でき、インターフェイス信号の数が増
えるほど、大幅にテスト時間の短縮が可能になる、等の
優れた効果を奏する。
おいて、デジタル回路とアナログ回路が独立にテスト可
能になり、アナログ回路の動作をデジタル入力に与えら
れるデジタル信号で直接制御でき、LSIのテスト効率が
高まり、また不良部分の追跡が容易になる。更にアナロ
グインターフェイス信号を外部よりシリアル入力してテ
ストする場合よりも、シフトレジスタによりアナログイ
ンターフェイス信号を直接パラレルに入力できるため、
テスト時間を短縮でき、インターフェイス信号の数が増
えるほど、大幅にテスト時間の短縮が可能になる、等の
優れた効果を奏する。
図は本発明の一実施例を説明するためのLSIの要部ブロ
ック図である。 1:LSI、2:デジタル回路部 3:アナログ回路部、4:シフトレジスタ 5:マルチプレクサ
ック図である。 1:LSI、2:デジタル回路部 3:アナログ回路部、4:シフトレジスタ 5:マルチプレクサ
Claims (1)
- 【請求項１】デジタル回路とアナログ回路とが同一半導
体基板に集積されたLSIにおいて、 上記デジタル回路と上記アナログ回路のインターフェイ
ス部に、上記デジタル回路の出力信号と、外部より入力
されたアナログ回路テスト信号との導通を制御する手段
と、該導通制御手段を介した信号が入力される、シリア
ル出力及びパラレル出力が可能なシフトレジスタとを設
け、上記デジタル回路のテスト時には、上記シフトレジ
スタよりシリアル出力された上記デジタル回路出力信号
を外部に導出し、上記アナログ回路のテスト時には、上
記シフトレジスタよりパラレル出力されたテスト信号
を、上記アナログ回路にパラレル入力してなり、上記デ
ジタル回路及びアナログ回路をそれぞれ単独でテスト可
能にしたことを特徴とするデジタル・アナログ混在のLS
I。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241723A JP2633980B2 (ja) | 1990-09-11 | 1990-09-11 | デジタル・アナログ混在のｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241723A JP2633980B2 (ja) | 1990-09-11 | 1990-09-11 | デジタル・アナログ混在のｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04231885A JPH04231885A (ja) | 1992-08-20 |
| JP2633980B2 true JP2633980B2 (ja) | 1997-07-23 |
Family
ID=17078581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241723A Expired - Fee Related JP2633980B2 (ja) | 1990-09-11 | 1990-09-11 | デジタル・アナログ混在のｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633980B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19737589C1 (de) * | 1997-08-28 | 1998-11-26 | Siemens Ag | Interfaceschaltung für fullcustom- und semicustom-Taktdomänen |
| JP4018014B2 (ja) | 2003-03-28 | 2007-12-05 | 株式会社ルネサステクノロジ | 半導体装置およびその試験方法 |
| CN106990350B (zh) * | 2016-11-29 | 2023-06-09 | 珠海市一微半导体有限公司 | 内部带有模数转换接口芯片的量产测试模块及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375680A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | アナログ・デイジタル混載ｌｓｉ内部試験回路 |
| JPS63293485A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路 |
-
1990
- 1990-09-11 JP JP2241723A patent/JP2633980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04231885A (ja) | 1992-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100319194B1 (ko) | 프로그램가능한딜레이를제공하는장치및방법 | |
| EP0602973A2 (en) | Mixed signal integrated circuit architecture and test methodology | |
| US7058868B2 (en) | Scan testing mode control of gated clock signals for memory devices | |
| US6909303B2 (en) | Multichip module and testing method thereof | |
| US5786703A (en) | Method and device for testing of an integrated circuit | |
| US4829237A (en) | Circuit device having a self-testing function and a testing method thereof | |
| JP2633980B2 (ja) | デジタル・アナログ混在のｌｓｉ | |
| US20040064763A1 (en) | Apparatus and method for a trace system on a chip having multiple processing units | |
| JP4610919B2 (ja) | 半導体集積回路装置 | |
| EP1536244B1 (en) | Dynamically configurable scan chain testing | |
| JP2003172771A (ja) | システムｌｓｉのテストパターン作成方法，テストパターン作成装置，テスト方法及びテスト回路 | |
| JP2007114163A (ja) | マルチチップパッケージｌｓｉ | |
| JP3251748B2 (ja) | 半導体集積回路 | |
| JP2838458B2 (ja) | 集積回路装置 | |
| JP2001235513A (ja) | 半導体集積回路装置及びそのテスト方法 | |
| US20020193960A1 (en) | Method for operating a TAP controller and corresponding TAP controller | |
| JPH06289106A (ja) | 集積回路装置及び集積回路装置の製造方法 | |
| JPH07294604A (ja) | Ｌｓｉテスト回路 | |
| JP2003307547A (ja) | スキャンテスト回路およびスキャンテスト方法 | |
| JP2838459B2 (ja) | 集積回路装置 | |
| JPH0358143A (ja) | Ｌｓｉのスキャンイン／スキャンアウト論理回路 | |
| JPH0746123B2 (ja) | 集積回路の試験方式 | |
| JPH0961496A (ja) | 半導体集積回路装置および論理テスト方法 | |
| JPH04170065A (ja) | 半導体集積回路 | |
| JP2003315423A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |