JPH07169910A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07169910A JPH07169910A JP31509293A JP31509293A JPH07169910A JP H07169910 A JPH07169910 A JP H07169910A JP 31509293 A JP31509293 A JP 31509293A JP 31509293 A JP31509293 A JP 31509293A JP H07169910 A JPH07169910 A JP H07169910A
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- clock signal
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Abstract
試験時に誤動作が発生することがなく且つ短時間で試験
を行うことができる半導体集積回路を提供する。 【構成】 スキャンデザイン法を用いて構成された半導
体集積回路において、互いに異なるクロック信号CLK
1 ,CLK2 を送信する複数のクロック用信号線と、各
クロック用信号線にそれぞれ1個または複数個ずつ接続
されたスキャンフリップフロップ111,112,・・
・および121,122,・・・と、同一のクロック用
信号線に接続されたスキャンフリップフロップを直列に
接続するスキャンパス用信号線S11,S12,・・・およ
びS21,S22,・・・とを備える。
Description
の手法の一つであるスキャンデザイン法を用いた半導体
集積回路に関するものである。
化するための手法の一つとして、スキャンデザイン法が
知られている。このスキャンデザイン法によれば、半導
体集積回路で形成された順序回路内の各フリップフロッ
プでスキャンパス(scan pass)を構成することにより、
他の部分の回路(組合せ回路を構成する)に任意の値を
入力させたり、当該組合せ回路の出力値を直接観測した
りすることができる。
を説明するためのブロック図である。同図において、半
導体集積回路内のスキャンフリップフロップ201,2
02,203,204は、制御信号CTRLに基づい
て、入力Dまたは入力SIの一方から信号を入力する。
また、出力Qおよび出力SOは、このスキャンフリップ
フロップに記憶されている値を出力する。そして、各ス
キャンフリップフロップ201,202,203,20
4の入力SIおよび出力SOが信号線S1 ,S2,S3
で互いに接続されて、スキャンパスを構成している。
ば組合せ回路205に所望の信号を入力させたい場合に
は、制御信号CTRLをスキャンパスモードとする。次
にクロック信号CLKを入力することにより、SINから
入力した所望の信号をスキャンフリップフロップ201
に設定する。このとき、設定された値はQに出力される
ので、この信号が組合せ回路205に入力される。ま
た、組合せ回路205の出力値を直接観測したい場合に
は、まず、通常のモードで組合せ回路205の出力値を
入力Dから取り込み、次に、制御信号をスキャンパスモ
ードに切り換えてこの出力信号をスキャンフリップフロ
ップ203,204を介して信号SOUT として出力させ
ればよい。
プフロップ201,202,203,204が同じクロ
ック信号CLKで動作する場合を示したが、実際には、
複数種類のクロック信号を使用する半導体集積回路も存
在する。
する半導体集積回路においてスキャンパスを構成した回
路としては、例えば図3に示すようなものがある。図3
において、図2と同符号を付した構成部分はそれぞれ同
図と同じものを示している。図3は、通常動作時におい
て、スキャンフリップフロップ201,203はクロッ
ク信号CLK1 によって動作し、スキャンフリップフロ
ップ202,204はクロック信号CLK2 によって動
作する場合を示している。このため、新たにマルチプレ
クサ301,302を設け、このマルチプレクサ30
1,302をテストモード信号Mで制御することによ
り、通常動作時にはスキャンフリップフロップ202,
204のクロック入力端子にクロック信号CLK2 が入
力され、試験動作時にはクロック信号CLK1 が入力さ
れるように構成している。これにより、図2に示した回
路と同様の手順で試験を行うことができる。
使用する半導体集積回路においてスキャンパスを構成し
た他の例を示している。この例は、各スキャンフリップ
フロップ201,202,203,204にスキャンパ
スでのシフト転送を行うためのクロック信号SCLKの
入力端子を独立させて設けたものである。このような構
成の回路においては、以下のような手順で試験を行う。
力信号SINを順次取り込ませることにより、スキャンパ
スを用いて各スキャンフリップフロップ201,20
2,203,204の初期値を設定する。
ることにより、組合せ回路206の出力信号をスキャン
フリップフロップ203に取り込ませる。
力させて、組合せ回路206からスキャンフリップフロ
ップ203に取り込まれた信号を、スキャンフリップフ
ロップ203,204を介して出力SOUT から出力させ
る。これにより、組合せ回路206の出力信号を観察す
ることができる。
ンフリップフロップ201,202,203,204
に、上記と同一の初期値を再度設定する。
せることによって、組合せ回路205,207の出力信
号を、スキャンフリップフロップ202,204に取り
込ませる。
力させ、組合せ回路205,207からスキャンフリッ
プフロップ202,204に取り込まれた信号を、出力
SOU T として順次出力させる。これにより、組合せ回路
205,207の出力信号を観察することができる。
示したような半導体集積回路には、試験動作時に、クロ
ック信号CLK1 にスキュー(すなわちスキャンフリッ
プフロップ201,203にクロック信号CLK1 が入
力されるタイミングとスキャンフリップフロップ202
にクロック信号CLK1 が入力されるタイミングとの間
のずれ)が生じて回路が誤動作する場合があるという欠
点があった。このスキューは、クロック信号CLK1 が
マルチプレクサ301,302を通過する際の遅延時間
に起因して発生する。半導体集積回路の設計時には、通
常の動作におけるスキューの影響については詳細に検討
されて誤動作が生じないように設計されるが、元々異な
るクロック信号で動作するようなスキャンフリップフロ
ップ間での試験動作時のスキューの影響まで考慮して設
計することは事実上不可能であった。
集積回路では、クロックが異なるスキャンフリップフロ
ップを同時に動作させることはないため図3に示した回
路の場合のようなスキューの問題は生じない。しかし、
図4の回路には、試験動作の手順が非常に複雑で、試験
時間が長くなってしまうという欠点があった。図4の回
路では、クロック信号CLK1 で動作するスキャンフリ
ップフロップの前段にある組合せ回路の動作試験とクロ
ック信号CLK2 で動作するスキャンフリップフロップ
の前段にある組合せ回路の動作試験とを別々に行わなけ
ればならないので、その分だけ試験時間が長くなってし
まうのである。すなわち、図4を用いて説明したような
方法では、n種類のクロック信号を用いる回路において
は試験をn回繰り返さなければならない。
た回路において、クロック信号の種類nを2とし、第1
のクロック信号で動作するスキャンフリップフロップの
個数をa個、第2のクロック信号で動作するスキャンフ
リップフロップの個数をb個、試験サイクルをTとする
と、1回目の入力データの転送に要する時間はT(a+
b)となる。続いて、システムクロックが1クロック入
るのでこのための時間がTだけ必要となり、最後に、出
力データの転送に要する時間がT(a+b)となる。し
たがって、1回目の試験に要する時間は、 T(a+b)+T+T(a+b)=2T(a+b)+T となる。そして、n=2であることより同様の試験をさ
らに1回繰り返す必要があるので、試験に要する全時間
は、 {2T(a+b)+T}×2=4T(a+b)+2T ・・・(1) となる。
みてなされたものであり、複数のクロック信号を用いる
場合であっても試験時に誤動作が発生することがなく且
つ短時間で試験を行うことができる半導体集積回路を提
供することを目的とする。
積回路は、スキャンデザイン法を用いて構成された半導
体集積回路において、互いに異なるクロック信号を送信
する複数のクロック用信号線と、各クロック用信号線に
それぞれ1個または複数個ずつ接続されたスキャンフリ
ップフロップと、同一の前記クロック用信号線に接続さ
れた前記スキャンフリップフロップを直列に接続するス
キャンパス用信号線と、を備えたことを特徴とする。
ック用信号線が接続されたスキャンフリップフロップど
うしをスキャンパス用信号線で接続すること、すなわち
同じクロック信号で動作するスキャンフリップフロップ
ごとにスキャンパスを構成することにより、複数のクロ
ック信号を用いる場合であっても試験時に誤動作が発生
することがなく且つ短時間で試験を行うことができる。
回路について説明する。
の構成を概略的に示す電気回路図である。
ンフリップフロップ111,112,・・・およびスキ
ャンフリップフロップ121,122,・・・は、制御
信号(図示せず)に基づいて、入力Dまたは入力SIの
一方から信号を入力する。また、スキャンフリップフロ
ップ111,112,・・・にはクロック信号CLK1
が、スキャンフリップフロップ121,122,・・・
にはクロック信号CLK2 が、それぞれ入力される。そ
して、スキャンフリップフロップ111,112,・・
・の入力SIおよび出力SOが信号線S11,S12,・・
・で互いに接続されて、第1のスキャンパスを構成して
いる。同様に、スキャンフリップフロップ121,12
2,・・・の入力SIおよび出力SOが信号線S21,S
22,・・・で互いに接続されて、第2のスキャンパスを
構成している。このように、本実施例の回路は2本のス
キャンパスを備えている。スキャンフリップフロップ1
11,112,・・・およびスキャンフリップフロップ
121,122,・・・の出力Qは、それぞれ、次段の
組合せ回路131,132,133,・・・に入力され
る。また、これらのスキャンフリップフロップの入力D
としては、前段の組合せ回路131,132,133,
・・・の出力信号が入力される。
る。
キャンフリップフロップ111のSI入力に所定の値を
順次入力させて第1のスキャンパス内をシフトさせるこ
とにより、この第1のスキャンパスを構成する各スキャ
ンフリップフロップ111,112,・・・に任意の初
期値を設定する。続いて、クロック信号CLK2 を用
い、スキャンフリップフロップ121のSI入力に所定
の値を順次入力させて第2のスキャンパス内をシフトさ
せることにより、この第2のスキャンパスを構成する各
スキャンフリップフロップ121,122,・・・に初
期値を設定する。これにより、各組合せ回路131,1
32,133,・・・は前段のスキャンフリップフロッ
プの出力Qを入力して、この入力値に応じた信号を出力
する。
1のスキャンパスを構成する各スキャンフリップフロッ
プ111,112,・・・に前段の組合せ回路の出力値
を取り込ませ、続いて、これらの各値を第1のスキャン
パス上で順次シフトさせて出力信号SOUT1として出力す
る。このとき、第2のスキャンパスを構成する各スキャ
ンフリップフロップ121,122,・・・にはクロッ
ク信号は入力されないので、スキューによる誤動作は生
じない。
活性化し、クロック信号CLK1 を用いて第1のスキャ
ンパスを構成する各スキャンフリップフロップ111,
112,・・・に初期値を設定する。これにより、各組
合せ回路131,132,133,・・・は、再び前段
のスキャンフリップフロップの出力Qを入力して、この
入力値に応じた信号を出力する。
化し、クロック信号CLK2 を用いて第2のスキャンパ
スを構成する各スキャンフリップフロップ121,12
2,・・・に前段の組合せ回路の出力値を取り込ませ、
その後、これらの各値を第2のスキャンパス上で順次シ
フトさせて出力信号SOUT2として出力して、試験を終了
する。このとき、第1のスキャンパスを構成する各スキ
ャンフリップフロップ111,112,・・・にはクロ
ック信号は入力されないので、スキューによる誤動作は
生じない。
動作するスキャンフリップフロップの個数をa個、第2
のクロック信号で動作するスキャンフリップフロップの
個数をb個、試験サイクルをTとすると、1回目の試験
(第1のスキャンパスを用いた試験)での入力データの
転送に要する時間はT(a+b)となる。続いて、シス
テムクロックが1クロック入るのでこのための時間がT
だけ必要となり、最後に、出力データの転送に要する時
間がTaとなる。したがって、1回目の試験に要する時
間は、 T(a+b)+T+Ta=2Ta+Tb+T となる。次に、2回目の試験(第2のスキャンパスを用
いた試験)での入力データの転送に要する時間はTaと
なり、その後システムクロックが1クロック入るのでこ
のための時間がTだけ必要となり、最後に出力データの
転送に要する時間がTbとなる。したがって、2回目の
試験に要する時間は、 Ta+Tb+T となる。したがって、試験に要する全時間は、 (2Ta+Tb+T)+(Ta+Tb+T) =3Ta+2Tb+T・・・(2) となる。ここで式(2)を上述の式(1)と比較する
と、 (1)−(2) ={4T(a+b)+2T}−{3Ta+2Tb+T} =Ta+2Tb+T となる。すなわち、本実施例の回路によれば、図4に示
した従来の回路と比較して、試験に要する全時間をTa
+2Tb+Tだけ短縮することができる。
ロック信号を使用する場合の試験時間を短縮することが
可能である。
ることがないので、スキューによる誤動作の発生を無く
すことができる。
る入力データの数も減少させることができ、この点でも
試験時間の短縮を図ることができる。
使用する回路の場合を例にとって説明したが(CL
K1 ,CLK2 )、3種類以上のクロック信号を使用す
る場合にも適用できることはもちろんである。本発明で
は、クロック信号の種類が多いほど短縮できる時間も長
時間となり、より大きい効果を得ることができる。
れば、複数のクロック信号を用いる場合であっても試験
時に誤動作が発生することがなく且つ短時間で試験を行
うことができる半導体集積回路を提供することができ
る。
成を概略的に示す電気回路図である。
めのブロック図である。
す電気回路図である。
示す電気回路図である。
ロップ 131,132,133 組合せ回路
Claims (1)
- 【請求項1】スキャンデザイン法を用いて構成された半
導体集積回路において、 互いに異なるクロック信号を送信する複数のクロック用
信号線と、 各クロック用信号線にそれぞれ1個または複数個ずつ接
続されたスキャンフリップフロップと、 同一の前記クロック用信号線に接続された前記スキャン
フリップフロップを直列に接続するスキャンパス用信号
線と、 を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31509293A JP3251748B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31509293A JP3251748B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07169910A true JPH07169910A (ja) | 1995-07-04 |
JP3251748B2 JP3251748B2 (ja) | 2002-01-28 |
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ID=18061318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31509293A Expired - Fee Related JP3251748B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3251748B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
JP7023733B2 (ja) | 2018-02-09 | 2022-02-22 | 株式会社Screenホールディングス | 判定装置、判定方法、錠剤印刷装置および錠剤印刷方法 |
-
1993
- 1993-12-15 JP JP31509293A patent/JP3251748B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3251748B2 (ja) | 2002-01-28 |
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