JPH07169910A

JPH07169910A - 半導体集積回路

Info

Publication number: JPH07169910A
Application number: JP31509293A
Authority: JP
Inventors: Hideki Yamada; 田秀喜山; Sachiko Murata; 田幸子村
Original assignee: Toshiba Corp; Toshiba Information and Control Systems Corp
Current assignee: Toshiba Corp; Toshiba Information and Control Systems Corp
Priority date: 1993-12-15
Filing date: 1993-12-15
Publication date: 1995-07-04
Anticipated expiration: 2017-01-28
Also published as: JP3251748B2

Abstract

(57)【要約】【目的】複数のクロック信号を用いる場合であっても
試験時に誤動作が発生することがなく且つ短時間で試験
を行うことができる半導体集積回路を提供する。【構成】スキャンデザイン法を用いて構成された半導
体集積回路において、互いに異なるクロック信号ＣＬＫ
₁，ＣＬＫ₂を送信する複数のクロック用信号線と、各
クロック用信号線にそれぞれ１個または複数個ずつ接続
されたスキャンフリップフロップ１１１，１１２，・・
・および１２１，１２２，・・・と、同一のクロック用
信号線に接続されたスキャンフリップフロップを直列に
接続するスキャンパス用信号線Ｓ₁₁，Ｓ₁₂，・・・およ
びＳ₂₁，Ｓ₂₂，・・・とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験を容易化するため
の手法の一つであるスキャンデザイン法を用いた半導体
集積回路に関するものである。

【０００２】

【従来の技術】従来より、半導体集積回路の試験を容易
化するための手法の一つとして、スキャンデザイン法が
知られている。このスキャンデザイン法によれば、半導
体集積回路で形成された順序回路内の各フリップフロッ
プでスキャンパス(scan pass)を構成することにより、
他の部分の回路（組合せ回路を構成する）に任意の値を
入力させたり、当該組合せ回路の出力値を直接観測した
りすることができる。

【０００３】図２は、従来のスキャンデザイン法の概念
を説明するためのブロック図である。同図において、半
導体集積回路内のスキャンフリップフロップ２０１，２
０２，２０３，２０４は、制御信号ＣＴＲＬに基づい
て、入力Ｄまたは入力ＳＩの一方から信号を入力する。
また、出力Ｑおよび出力ＳＯは、このスキャンフリップ
フロップに記憶されている値を出力する。そして、各ス
キャンフリップフロップ２０１，２０２，２０３，２０
４の入力ＳＩおよび出力ＳＯが信号線Ｓ₁，Ｓ₂，Ｓ₃
で互いに接続されて、スキャンパスを構成している。

【０００４】このような半導体集積回路において、例え
ば組合せ回路２０５に所望の信号を入力させたい場合に
は、制御信号ＣＴＲＬをスキャンパスモードとする。次
にクロック信号ＣＬＫを入力することにより、Ｓ_INから
入力した所望の信号をスキャンフリップフロップ２０１
に設定する。このとき、設定された値はＱに出力される
ので、この信号が組合せ回路２０５に入力される。ま
た、組合せ回路２０５の出力値を直接観測したい場合に
は、まず、通常のモードで組合せ回路２０５の出力値を
入力Ｄから取り込み、次に、制御信号をスキャンパスモ
ードに切り換えてこの出力信号をスキャンフリップフロ
ップ２０３，２０４を介して信号Ｓ_OUTとして出力させ
ればよい。

【０００５】また、図２では、すべてのスキャンフリッ
プフロップ２０１，２０２，２０３，２０４が同じクロ
ック信号ＣＬＫで動作する場合を示したが、実際には、
複数種類のクロック信号を使用する半導体集積回路も存
在する。

【０００６】このように複数種類のクロック信号を使用
する半導体集積回路においてスキャンパスを構成した回
路としては、例えば図３に示すようなものがある。図３
において、図２と同符号を付した構成部分はそれぞれ同
図と同じものを示している。図３は、通常動作時におい
て、スキャンフリップフロップ２０１，２０３はクロッ
ク信号ＣＬＫ₁によって動作し、スキャンフリップフロ
ップ２０２，２０４はクロック信号ＣＬＫ₂によって動
作する場合を示している。このため、新たにマルチプレ
クサ３０１，３０２を設け、このマルチプレクサ３０
１，３０２をテストモード信号Ｍで制御することによ
り、通常動作時にはスキャンフリップフロップ２０２，
２０４のクロック入力端子にクロック信号ＣＬＫ₂が入
力され、試験動作時にはクロック信号ＣＬＫ₁が入力さ
れるように構成している。これにより、図２に示した回
路と同様の手順で試験を行うことができる。

【０００７】また、図４は、複数種類のクロック信号を
使用する半導体集積回路においてスキャンパスを構成し
た他の例を示している。この例は、各スキャンフリップ
フロップ２０１，２０２，２０３，２０４にスキャンパ
スでのシフト転送を行うためのクロック信号ＳＣＬＫの
入力端子を独立させて設けたものである。このような構
成の回路においては、以下のような手順で試験を行う。

【０００８】まず、クロック信号ＳＣＬＫに応じて入
力信号Ｓ_INを順次取り込ませることにより、スキャンパ
スを用いて各スキャンフリップフロップ２０１，２０
２，２０３，２０４の初期値を設定する。

【０００９】そして、クロック信号ＣＬＫ₁を入力す
ることにより、組合せ回路２０６の出力信号をスキャン
フリップフロップ２０３に取り込ませる。

【００１０】続いて、再びクロック信号ＳＣＬＫを入
力させて、組合せ回路２０６からスキャンフリップフロ
ップ２０３に取り込まれた信号を、スキャンフリップフ
ロップ２０３，２０４を介して出力Ｓ_OUTから出力させ
る。これにより、組合せ回路２０６の出力信号を観察す
ることができる。

【００１１】次に、スキャンパスを用いて、各スキャ
ンフリップフロップ２０１，２０２，２０３，２０４
に、上記と同一の初期値を再度設定する。

【００１２】そして、クロック信号ＣＬＫ₂を入力さ
せることによって、組合せ回路２０５，２０７の出力信
号を、スキャンフリップフロップ２０２，２０４に取り
込ませる。

【００１３】続いて、再びクロック信号ＳＣＬＫを入
力させ、組合せ回路２０５，２０７からスキャンフリッ
プフロップ２０２，２０４に取り込まれた信号を、出力
Ｓ_OU _Tとして順次出力させる。これにより、組合せ回路
２０５，２０７の出力信号を観察することができる。

【００１４】

【発明が解決しようとする課題】しかしながら、図３に
示したような半導体集積回路には、試験動作時に、クロ
ック信号ＣＬＫ₁にスキュー（すなわちスキャンフリッ
プフロップ２０１，２０３にクロック信号ＣＬＫ₁が入
力されるタイミングとスキャンフリップフロップ２０２
にクロック信号ＣＬＫ₁が入力されるタイミングとの間
のずれ）が生じて回路が誤動作する場合があるという欠
点があった。このスキューは、クロック信号ＣＬＫ₁が
マルチプレクサ３０１，３０２を通過する際の遅延時間
に起因して発生する。半導体集積回路の設計時には、通
常の動作におけるスキューの影響については詳細に検討
されて誤動作が生じないように設計されるが、元々異な
るクロック信号で動作するようなスキャンフリップフロ
ップ間での試験動作時のスキューの影響まで考慮して設
計することは事実上不可能であった。

【００１５】これに対して、図４に示したような半導体
集積回路では、クロックが異なるスキャンフリップフロ
ップを同時に動作させることはないため図３に示した回
路の場合のようなスキューの問題は生じない。しかし、
図４の回路には、試験動作の手順が非常に複雑で、試験
時間が長くなってしまうという欠点があった。図４の回
路では、クロック信号ＣＬＫ₁で動作するスキャンフリ
ップフロップの前段にある組合せ回路の動作試験とクロ
ック信号ＣＬＫ₂で動作するスキャンフリップフロップ
の前段にある組合せ回路の動作試験とを別々に行わなけ
ればならないので、その分だけ試験時間が長くなってし
まうのである。すなわち、図４を用いて説明したような
方法では、ｎ種類のクロック信号を用いる回路において
は試験をｎ回繰り返さなければならない。

【００１６】ここで、図４で説明したような方法を用い
た回路において、クロック信号の種類ｎを２とし、第１
のクロック信号で動作するスキャンフリップフロップの
個数をａ個、第２のクロック信号で動作するスキャンフ
リップフロップの個数をｂ個、試験サイクルをＴとする
と、１回目の入力データの転送に要する時間はＴ（ａ＋
ｂ）となる。続いて、システムクロックが１クロック入
るのでこのための時間がＴだけ必要となり、最後に、出
力データの転送に要する時間がＴ（ａ＋ｂ）となる。し
たがって、１回目の試験に要する時間は、Ｔ（ａ＋ｂ）＋Ｔ＋Ｔ（ａ＋ｂ）＝２Ｔ（ａ＋ｂ）＋Ｔとなる。そして、ｎ＝２であることより同様の試験をさ
らに１回繰り返す必要があるので、試験に要する全時間
は、｛２Ｔ（ａ＋ｂ）＋Ｔ｝×２＝４Ｔ（ａ＋ｂ）＋２Ｔ・・・（１）となる。

【００１７】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、複数のクロック信号を用いる
場合であっても試験時に誤動作が発生することがなく且
つ短時間で試験を行うことができる半導体集積回路を提
供することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係わる半導体集
積回路は、スキャンデザイン法を用いて構成された半導
体集積回路において、互いに異なるクロック信号を送信
する複数のクロック用信号線と、各クロック用信号線に
それぞれ１個または複数個ずつ接続されたスキャンフリ
ップフロップと、同一の前記クロック用信号線に接続さ
れた前記スキャンフリップフロップを直列に接続するス
キャンパス用信号線と、を備えたことを特徴とする。

【００１９】

【作用】本発明の半導体集積回路によれば、同一のクロ
ック用信号線が接続されたスキャンフリップフロップど
うしをスキャンパス用信号線で接続すること、すなわち
同じクロック信号で動作するスキャンフリップフロップ
ごとにスキャンパスを構成することにより、複数のクロ
ック信号を用いる場合であっても試験時に誤動作が発生
することがなく且つ短時間で試験を行うことができる。

【００２０】

【実施例】以下、本発明の一実施例に係わる半導体集積
回路について説明する。

【００２１】図１は、本実施例に係わる半導体集積回路
の構成を概略的に示す電気回路図である。

【００２２】同図において、半導体集積回路内のスキャ
ンフリップフロップ１１１，１１２，・・・およびスキ
ャンフリップフロップ１２１，１２２，・・・は、制御
信号（図示せず）に基づいて、入力Ｄまたは入力ＳＩの
一方から信号を入力する。また、スキャンフリップフロ
ップ１１１，１１２，・・・にはクロック信号ＣＬＫ₁
が、スキャンフリップフロップ１２１，１２２，・・・
にはクロック信号ＣＬＫ₂が、それぞれ入力される。そ
して、スキャンフリップフロップ１１１，１１２，・・
・の入力ＳＩおよび出力ＳＯが信号線Ｓ₁₁，Ｓ₁₂，・・
・で互いに接続されて、第１のスキャンパスを構成して
いる。同様に、スキャンフリップフロップ１２１，１２
２，・・・の入力ＳＩおよび出力ＳＯが信号線Ｓ₂₁，Ｓ
₂₂，・・・で互いに接続されて、第２のスキャンパスを
構成している。このように、本実施例の回路は２本のス
キャンパスを備えている。スキャンフリップフロップ１
１１，１１２，・・・およびスキャンフリップフロップ
１２１，１２２，・・・の出力Ｑは、それぞれ、次段の
組合せ回路１３１，１３２，１３３，・・・に入力され
る。また、これらのスキャンフリップフロップの入力Ｄ
としては、前段の組合せ回路１３１，１３２，１３３，
・・・の出力信号が入力される。

【００２３】次に、図１に示した回路の動作を説明す
る。

【００２４】まず、クロック信号ＣＬＫ₁を用い、ス
キャンフリップフロップ１１１のＳＩ入力に所定の値を
順次入力させて第１のスキャンパス内をシフトさせるこ
とにより、この第１のスキャンパスを構成する各スキャ
ンフリップフロップ１１１，１１２，・・・に任意の初
期値を設定する。続いて、クロック信号ＣＬＫ₂を用
い、スキャンフリップフロップ１２１のＳＩ入力に所定
の値を順次入力させて第２のスキャンパス内をシフトさ
せることにより、この第２のスキャンパスを構成する各
スキャンフリップフロップ１２１，１２２，・・・に初
期値を設定する。これにより、各組合せ回路１３１，１
３２，１３３，・・・は前段のスキャンフリップフロッ
プの出力Ｑを入力して、この入力値に応じた信号を出力
する。

【００２５】次に、クロック信号ＣＬＫ₁を用いて第
１のスキャンパスを構成する各スキャンフリップフロッ
プ１１１，１１２，・・・に前段の組合せ回路の出力値
を取り込ませ、続いて、これらの各値を第１のスキャン
パス上で順次シフトさせて出力信号Ｓ_OUT1として出力す
る。このとき、第２のスキャンパスを構成する各スキャ
ンフリップフロップ１２１，１２２，・・・にはクロッ
ク信号は入力されないので、スキューによる誤動作は生
じない。

【００２６】そして、再び第１のスキャンパスのみを
活性化し、クロック信号ＣＬＫ₁を用いて第１のスキャ
ンパスを構成する各スキャンフリップフロップ１１１，
１１２，・・・に初期値を設定する。これにより、各組
合せ回路１３１，１３２，１３３，・・・は、再び前段
のスキャンフリップフロップの出力Ｑを入力して、この
入力値に応じた信号を出力する。

【００２７】続いて、第２のスキャンパスのみを活性
化し、クロック信号ＣＬＫ₂を用いて第２のスキャンパ
スを構成する各スキャンフリップフロップ１２１，１２
２，・・・に前段の組合せ回路の出力値を取り込ませ、
その後、これらの各値を第２のスキャンパス上で順次シ
フトさせて出力信号Ｓ_OUT2として出力して、試験を終了
する。このとき、第１のスキャンパスを構成する各スキ
ャンフリップフロップ１１１，１１２，・・・にはクロ
ック信号は入力されないので、スキューによる誤動作は
生じない。

【００２８】本実施例の回路で、第１のクロック信号で
動作するスキャンフリップフロップの個数をａ個、第２
のクロック信号で動作するスキャンフリップフロップの
個数をｂ個、試験サイクルをＴとすると、１回目の試験
（第１のスキャンパスを用いた試験）での入力データの
転送に要する時間はＴ（ａ＋ｂ）となる。続いて、シス
テムクロックが１クロック入るのでこのための時間がＴ
だけ必要となり、最後に、出力データの転送に要する時
間がＴａとなる。したがって、１回目の試験に要する時
間は、Ｔ（ａ＋ｂ）＋Ｔ＋Ｔａ＝２Ｔａ＋Ｔｂ＋Ｔとなる。次に、２回目の試験（第２のスキャンパスを用
いた試験）での入力データの転送に要する時間はＴａと
なり、その後システムクロックが１クロック入るのでこ
のための時間がＴだけ必要となり、最後に出力データの
転送に要する時間がＴｂとなる。したがって、２回目の
試験に要する時間は、Ｔａ＋Ｔｂ＋Ｔとなる。したがって、試験に要する全時間は、（２Ｔａ＋Ｔｂ＋Ｔ）＋（Ｔａ＋Ｔｂ＋Ｔ）＝３Ｔａ＋２Ｔｂ＋Ｔ・・・（２）となる。ここで式（２）を上述の式（１）と比較する
と、（１）−（２）＝｛４Ｔ（ａ＋ｂ）＋２Ｔ｝−｛３Ｔａ＋２Ｔｂ＋Ｔ｝＝Ｔａ＋２Ｔｂ＋Ｔとなる。すなわち、本実施例の回路によれば、図４に示
した従来の回路と比較して、試験に要する全時間をＴａ
＋２Ｔｂ＋Ｔだけ短縮することができる。

【００２９】このように、本実施例によれば、複数のク
ロック信号を使用する場合の試験時間を短縮することが
可能である。

【００３０】また、各スキャンパスをを同時に動作させ
ることがないので、スキューによる誤動作の発生を無く
すことができる。

【００３１】さらに、本実施例によれば、試験に使用す
る入力データの数も減少させることができ、この点でも
試験時間の短縮を図ることができる。

【００３２】なお、本実施例ではクロック信号を２種類
使用する回路の場合を例にとって説明したが（ＣＬ
Ｋ₁，ＣＬＫ₂）、３種類以上のクロック信号を使用す
る場合にも適用できることはもちろんである。本発明で
は、クロック信号の種類が多いほど短縮できる時間も長
時間となり、より大きい効果を得ることができる。

【００３３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、複数のクロック信号を用いる場合であっても試験
時に誤動作が発生することがなく且つ短時間で試験を行
うことができる半導体集積回路を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる半導体集積回路の構
成を概略的に示す電気回路図である。

【図２】従来のスキャンデザイン法の概念を説明するた
めのブロック図である。

【図３】従来の半導体集積回路の一構成例を概略的に示
す電気回路図である。

【図４】従来の半導体集積回路の他の構成例を概略的に
示す電気回路図である。

【符号の説明】１００半導体集積回路１１１，１１２，１２１，１２２スキャンフリップフ
ロップ１３１，１３２，１３３組合せ回路

Claims

【特許請求の範囲】

【請求項１】スキャンデザイン法を用いて構成された半
導体集積回路において、互いに異なるクロック信号を送信する複数のクロック用
信号線と、各クロック用信号線にそれぞれ１個または複数個ずつ接
続されたスキャンフリップフロップと、同一の前記クロック用信号線に接続された前記スキャン
フリップフロップを直列に接続するスキャンパス用信号
線と、を備えたことを特徴とする半導体集積回路。