JPH0799637B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0799637B2 JPH0799637B2 JP4129086A JP4129086A JPH0799637B2 JP H0799637 B2 JPH0799637 B2 JP H0799637B2 JP 4129086 A JP4129086 A JP 4129086A JP 4129086 A JP4129086 A JP 4129086A JP H0799637 B2 JPH0799637 B2 JP H0799637B2
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は高密度化を図った半導体集積回路読み出し専
用記憶装置ROM(Read Only Memory)に関するものであ
る。
用記憶装置ROM(Read Only Memory)に関するものであ
る。
[従来の技術] 従来の半導体記憶装置の例を第4図に示し説明すると、
(a)は従来のMOS型ROMのメモリアレイのパターン配置
図の一例を示したものであり、(b)はメモリアレイの
回路図の一例を示したものである。
(a)は従来のMOS型ROMのメモリアレイのパターン配置
図の一例を示したものであり、(b)はメモリアレイの
回路図の一例を示したものである。
まず、第4図(a)において、W1、W2……W8は例えば、
多結晶シリコンでできたワードラインであり、これはメ
モリトランジスタのゲートして用いられる。そして、1
の部分はメモリトランジスタのチャネル領域である。ま
た、b1、b2……B6は例えば、アルミニウムの金属で配線
されたビットラインであり、これはメモリトランジスタ
が形成される部分で、コンタクトホール2を通して、メ
モリトランジスタのドレインを形成している拡散層3と
接続される。4はメモリトランジスタのソースを形成し
ている拡散層で、この拡散層4はコンタクトホール2を
通してソース金属配線S1につながっている。
多結晶シリコンでできたワードラインであり、これはメ
モリトランジスタのゲートして用いられる。そして、1
の部分はメモリトランジスタのチャネル領域である。ま
た、b1、b2……B6は例えば、アルミニウムの金属で配線
されたビットラインであり、これはメモリトランジスタ
が形成される部分で、コンタクトホール2を通して、メ
モリトランジスタのドレインを形成している拡散層3と
接続される。4はメモリトランジスタのソースを形成し
ている拡散層で、この拡散層4はコンタクトホール2を
通してソース金属配線S1につながっている。
次に、第4図(b)において、W1、W2、W3がワードライ
ン、b1、b2、b3がビットラインである。そして、メモリ
トランジスタのゲートがワードラインW1〜W3と、ドレイ
ンがビットラインb1〜b3とそれぞれ接続されており、ソ
ースはこの回路図ではGND(0V)となっている。
ン、b1、b2、b3がビットラインである。そして、メモリ
トランジスタのゲートがワードラインW1〜W3と、ドレイ
ンがビットラインb1〜b3とそれぞれ接続されており、ソ
ースはこの回路図ではGND(0V)となっている。
このように配置されたメモリアレイの読み出しは、複数
本のワードラインW1、W2……およびビットラインb1、b2
……の中からそれぞれ1本のラインが選択され、その選
択されたワードラインとビットラインのマトリックスの
交点にあるメモリトランジスタが1個選ばれる。そし
て、この選ばれたメモリトランジスタのしきい値電圧が
ゲート電圧より低いか、高いかによってメモリトランジ
スタが導通状態のONであるか、非導通状態のOFFである
かに対応した“0"あるいは“1"の1ビット情報が読み出
されることにより行われる。
本のワードラインW1、W2……およびビットラインb1、b2
……の中からそれぞれ1本のラインが選択され、その選
択されたワードラインとビットラインのマトリックスの
交点にあるメモリトランジスタが1個選ばれる。そし
て、この選ばれたメモリトランジスタのしきい値電圧が
ゲート電圧より低いか、高いかによってメモリトランジ
スタが導通状態のONであるか、非導通状態のOFFである
かに対応した“0"あるいは“1"の1ビット情報が読み出
されることにより行われる。
したがって、メモリトランジスタの書き込みは、ゲート
電圧より低いか、高いかの2種類のしきい値電圧の設定
により行われる。
電圧より低いか、高いかの2種類のしきい値電圧の設定
により行われる。
[発明が解決しようとする問題点] 従来の半導体記憶装置、すなわち、ROMのメモリアレイ
は以上のように構成されているので、メモリアレイ面積
の縮小化を行う場合、ウェハ製造プロセスパラメータ、
例えば、ポリシリコンや金属配線の幅や相互の間隔、あ
るいはコンタクトホールのサイズなど、これらの製造精
度の向上による縮小化によるのみで、縮小率は、製造精
度向上による比例縮小以上には、上がらないという問題
点があった。
は以上のように構成されているので、メモリアレイ面積
の縮小化を行う場合、ウェハ製造プロセスパラメータ、
例えば、ポリシリコンや金属配線の幅や相互の間隔、あ
るいはコンタクトホールのサイズなど、これらの製造精
度の向上による縮小化によるのみで、縮小率は、製造精
度向上による比例縮小以上には、上がらないという問題
点があった。
一方、近年のメモリ容量の増大は非常に急であり、その
増大率は、上記のメモリアレイの縮小率より大きく、結
果としてメモリアレイが大部分を占める記憶装置全体の
チップ面積がメモリ容量の増大とともに、大きくなる傾
向を示していた。
増大率は、上記のメモリアレイの縮小率より大きく、結
果としてメモリアレイが大部分を占める記憶装置全体の
チップ面積がメモリ容量の増大とともに、大きくなる傾
向を示していた。
そして、結局、集積回路チップの面積が大きくなると、
単位ウェハ当りの良品取れ率が減少し、最終的に、1個
良品当りの製造コストが高くなるという問題点があっ
た。
単位ウェハ当りの良品取れ率が減少し、最終的に、1個
良品当りの製造コストが高くなるという問題点があっ
た。
さて、上記のメモリアレイ面積を縮小するときの問題点
を、さらに、深く掘り下げてみると、次のようになる。
を、さらに、深く掘り下げてみると、次のようになる。
すなわち、メモリアレイ面積を縮小する場合に、最も縮
小化が困難な部分は、ビットラインとメモリトランジス
タのドレインを形成する拡散層との接続を行っているコ
ンタクト部分である。そして、コンタクトホールは、鏡
対称となっている2個のメモリトランジスタの鏡の位置
にあり、鏡により対となっているメモリトランジスタの
ドレインを兼用している。このコンタクトホール自身の
サイズとコンタクトホールとゲート間の距離が、他の製
造パラメータと比して相対的に縮まり難く、しかも、メ
モリトランジスタ2個のみの兼用であるため、ビットラ
インに接続されるコンタクトホールの個数がワードライ
ンの本数の半数個必要となり、メモリ容量増大に伴うワ
ードライン本数の増加で、単純に比例増加となる。
小化が困難な部分は、ビットラインとメモリトランジス
タのドレインを形成する拡散層との接続を行っているコ
ンタクト部分である。そして、コンタクトホールは、鏡
対称となっている2個のメモリトランジスタの鏡の位置
にあり、鏡により対となっているメモリトランジスタの
ドレインを兼用している。このコンタクトホール自身の
サイズとコンタクトホールとゲート間の距離が、他の製
造パラメータと比して相対的に縮まり難く、しかも、メ
モリトランジスタ2個のみの兼用であるため、ビットラ
インに接続されるコンタクトホールの個数がワードライ
ンの本数の半数個必要となり、メモリ容量増大に伴うワ
ードライン本数の増加で、単純に比例増加となる。
この発明はかかる問題点を解決するためになされたもの
で、メモリのビットラインに接続されるコンタクトホー
ルの個数を減らしたメモリアレイ構成にし、メモリアレ
イ面積をウェハプロセス製造精度向上による比例縮小以
上に飛躍的に縮小化を図った半導体記憶装置を得ること
を目的とするものである。
で、メモリのビットラインに接続されるコンタクトホー
ルの個数を減らしたメモリアレイ構成にし、メモリアレ
イ面積をウェハプロセス製造精度向上による比例縮小以
上に飛躍的に縮小化を図った半導体記憶装置を得ること
を目的とするものである。
[問題点を解決するための手段] この発明に係る半導体記憶装置は、第1のしきい値電圧
または第2のしきい値電圧より高い第2のしきい値電圧
のうちのどちらかのしきい値電圧に設定され、その設定
されたしきい値電圧に基づく記憶情報をもつ記憶素子と
なるトランジスタが複数個直列に接続された直列体を有
する記憶素子群を、複数行、複数列のマトリックス上に
配設し、アドレス信号を受け、受けたアドレス信号が対
応した行に配設された記憶素子群のすべてのトランジス
タが非選択状態であることを示すと対応した行に配設さ
れたワード線群のすべてのワード線の電位を第1のしき
い値電圧より低い第1の電位にし、受けたアドレス信号
が対応した行に配設された記憶素子群のいずれかのトラ
ンジスタが選択状態であることを示すと対応した行に配
設されたワード線群における選択されるトランジスタの
制御電極に接続されたワード線の電位を第1のしきい値
電圧と第2のしきい値電圧との間の第2の電位にすると
ともに残りのワード線の電位を第2のしきい値電圧より
高い第3の電位にするワード線選択回路を、複数行に配
設したものである。
または第2のしきい値電圧より高い第2のしきい値電圧
のうちのどちらかのしきい値電圧に設定され、その設定
されたしきい値電圧に基づく記憶情報をもつ記憶素子と
なるトランジスタが複数個直列に接続された直列体を有
する記憶素子群を、複数行、複数列のマトリックス上に
配設し、アドレス信号を受け、受けたアドレス信号が対
応した行に配設された記憶素子群のすべてのトランジス
タが非選択状態であることを示すと対応した行に配設さ
れたワード線群のすべてのワード線の電位を第1のしき
い値電圧より低い第1の電位にし、受けたアドレス信号
が対応した行に配設された記憶素子群のいずれかのトラ
ンジスタが選択状態であることを示すと対応した行に配
設されたワード線群における選択されるトランジスタの
制御電極に接続されたワード線の電位を第1のしきい値
電圧と第2のしきい値電圧との間の第2の電位にすると
ともに残りのワード線の電位を第2のしきい値電圧より
高い第3の電位にするワード線選択回路を、複数行に配
設したものである。
[作用] この発明においては、記憶素子となるトランジスタが複
数個直列に接続された直列体を有する記憶素子群単位で
ビット線に接続するため、ビット線と接続するためのコ
ンタクトホールが記憶素子群を構成する複数のトランジ
スタに対して1個ですむ。
数個直列に接続された直列体を有する記憶素子群単位で
ビット線に接続するため、ビット線と接続するためのコ
ンタクトホールが記憶素子群を構成する複数のトランジ
スタに対して1個ですむ。
また、各ワード線選択回路が、記憶素子群のすべてのト
ランジスタが非選択状態である場合はそれらすべてのト
ランジスタに対するワード線に対して第1の電位を与
え、すべてのトランジスタを非導通状態になさしめ、そ
の記憶素子群が接続されるビット線に対して何ら影響を
及ぼさず、しかも、記憶素子群のいずれかのトランジス
タが選択状態である場合は選択されないトランジスタに
対するワード線に対して第3の電位を与え、選択されな
いトランジスタを導通状態になさしめてビット線と接地
ノードとの間に選択されたトランジスタが電気的に直接
接続された状態にし、かつ、選択されたトランジスタに
対するワード線に対して第2の電位を与え、選択された
トランジスタのしきい値電圧によって選択されたトラン
ジスタを導通状態か非導通状態になさしめて選択された
トランジスタの記憶情報をビット線に読み出させしめ
る。
ランジスタが非選択状態である場合はそれらすべてのト
ランジスタに対するワード線に対して第1の電位を与
え、すべてのトランジスタを非導通状態になさしめ、そ
の記憶素子群が接続されるビット線に対して何ら影響を
及ぼさず、しかも、記憶素子群のいずれかのトランジス
タが選択状態である場合は選択されないトランジスタに
対するワード線に対して第3の電位を与え、選択されな
いトランジスタを導通状態になさしめてビット線と接地
ノードとの間に選択されたトランジスタが電気的に直接
接続された状態にし、かつ、選択されたトランジスタに
対するワード線に対して第2の電位を与え、選択された
トランジスタのしきい値電圧によって選択されたトラン
ジスタを導通状態か非導通状態になさしめて選択された
トランジスタの記憶情報をビット線に読み出させしめ
る。
[実施例] 以下、図面に基づきこの発明の実施例を詳細に説明す
る。
る。
第1図はこの発明による半導体記憶装置の一実施例を示
す図で、(a)はメモリアレイのパターン配置図を示し
たものであり、(b)はメモリアレイの回路図を示した
ものである。
す図で、(a)はメモリアレイのパターン配置図を示し
たものであり、(b)はメモリアレイの回路図を示した
ものである。
まず、第1図(a)において、W1a、W1bからW4a、W4bは
ワードラインであり、第1のワード線であるワードライ
ンW1aと第2のワード線であるワードラインW1bとは、複
数のワード線群のうちの1つのワード線群をなしてこの
実施例においては第1行に配設され、それぞれ第1行に
配設された2個直列接続されたメモリトランジスタのゲ
ートとして用いられる。なお、W2a、W2b、……について
も同様であり、それぞれ1つのワード線群をなし、対応
した行に配置された2個直列接続されたメモリトランジ
スタのゲートとして用いられる。
ワードラインであり、第1のワード線であるワードライ
ンW1aと第2のワード線であるワードラインW1bとは、複
数のワード線群のうちの1つのワード線群をなしてこの
実施例においては第1行に配設され、それぞれ第1行に
配設された2個直列接続されたメモリトランジスタのゲ
ートとして用いられる。なお、W2a、W2b、……について
も同様であり、それぞれ1つのワード線群をなし、対応
した行に配置された2個直列接続されたメモリトランジ
スタのゲートとして用いられる。
また、各メモリトランジスタは、第1のしきい値電圧ま
たは第2のしきい値電圧より高い第2のしきい値電圧の
うちのどちらかのしきい値電圧に設定され、その設定さ
れたしきい値電圧に基づく記憶情報をもつ記憶素子とし
て機能するものであり、2個直列接続されたメモリトラ
ンジスタが1つの記憶素子群を構成しており、第1図図
示から明らかな如くこの記憶素子群が複数行、複数列の
マトリックス状に配設されているものである。
たは第2のしきい値電圧より高い第2のしきい値電圧の
うちのどちらかのしきい値電圧に設定され、その設定さ
れたしきい値電圧に基づく記憶情報をもつ記憶素子とし
て機能するものであり、2個直列接続されたメモリトラ
ンジスタが1つの記憶素子群を構成しており、第1図図
示から明らかな如くこの記憶素子群が複数行、複数列の
マトリックス状に配設されているものである。
b1からb6は複数列に配設されたビットラインで、各ビッ
トラインは対応した列に配設された直列接続のメモリト
ランジスタの一方のドレイン部でコンタクトホール2を
通してビット線ノードともなるドレイン拡散層3に直接
接続されている。そして、コンタクトホール2のビット
ライン上の繰り返しは、一対の2個直列接続のメモリト
ランジスタが、コンタクトホール2を兼用して、鏡対称
のの形で配置されているため、結局、ワードライン4本
で1個の繰り返しとなり、ビットライン上のコンタクト
ホールの個数は、前述の第4図の従来例に比して半分と
なる。
トラインは対応した列に配設された直列接続のメモリト
ランジスタの一方のドレイン部でコンタクトホール2を
通してビット線ノードともなるドレイン拡散層3に直接
接続されている。そして、コンタクトホール2のビット
ライン上の繰り返しは、一対の2個直列接続のメモリト
ランジスタが、コンタクトホール2を兼用して、鏡対称
のの形で配置されているため、結局、ワードライン4本
で1個の繰り返しとなり、ビットライン上のコンタクト
ホールの個数は、前述の第4図の従来例に比して半分と
なる。
S1は金属配線で、この金属配線S1は上記2個直列接続の
メモリトランジスタのドレインのコンタクトホールが取
られていない他方のメモリトランジスタのソースを形成
している接地ノードともなるソース拡散層4にコンタク
トホール2を通して接続されている。
メモリトランジスタのドレインのコンタクトホールが取
られていない他方のメモリトランジスタのソースを形成
している接地ノードともなるソース拡散層4にコンタク
トホール2を通して接続されている。
次に、この発明の一実施例であるメモリアレイの回路図
である第1図(b)において、W1a、W1bからW3a、W3bが
ワードライン、b1からb3がビットラインである。そし
て、この図の例では2個直列接続のメモリトランジスタ
のビットラインに接続されていない側のトランジスタの
ソースはグランドレベル(GND)とされる。
である第1図(b)において、W1a、W1bからW3a、W3bが
ワードライン、b1からb3がビットラインである。そし
て、この図の例では2個直列接続のメモリトランジスタ
のビットラインに接続されていない側のトランジスタの
ソースはグランドレベル(GND)とされる。
そして、2本のワードラインからなるワード線群とビッ
トラインとの交点に、2個直列接続のメモリトランジス
タにて構成される1つの記憶素子群が配設され、各記憶
素子群は、メモリトランジスタ1つづつが1ビットの記
憶情報を有し、結果として2ビットの記憶情報をもつこ
とになる。この2個直列接続のメモリトランジスタの一
方のドレインとビットラインの接続により、記憶素子群
の2個のメモリトランジスタそれぞれの記憶情報をビッ
トラインに読みだせる構成にされている。
トラインとの交点に、2個直列接続のメモリトランジス
タにて構成される1つの記憶素子群が配設され、各記憶
素子群は、メモリトランジスタ1つづつが1ビットの記
憶情報を有し、結果として2ビットの記憶情報をもつこ
とになる。この2個直列接続のメモリトランジスタの一
方のドレインとビットラインの接続により、記憶素子群
の2個のメモリトランジスタそれぞれの記憶情報をビッ
トラインに読みだせる構成にされている。
次に、この第1図に示す実施例の動作を第2図を参照し
て説明する。
て説明する。
この第2図は、メモリアレイとワード線選択回路を構成
するゲート電圧発生回路を含めた要部回路図である。
するゲート電圧発生回路を含めた要部回路図である。
第2図において、破線で囲んだ部分5は、ワードライン
を選択するための従来から一般によく用いられているNO
R回路デコーダで、その出力の本数は、メモリアレイの
行数、つまり、ワード線群の数と同じであり、アドレス
信号a1からanのアドレス信号を受ける場合は2n本あり、
2n本に対応してデコーダ部を有して、選択された1本の
出力、つまり選択される行に対応したデコーダ部から
“H"レベル(電源電圧の電圧レベル、例えば5V)が出力
され、他の(2n‐1)本の出力、つまり選択されない行
に対応したデコーダ部からそれぞれ“L"レベル(GNDレ
ベル)が出力される。なお、第2図には、ワードライン
W1a、W1bからなる第1行のワード線群に対応して設けら
れたデコーダ部だけを回路図として示している。
を選択するための従来から一般によく用いられているNO
R回路デコーダで、その出力の本数は、メモリアレイの
行数、つまり、ワード線群の数と同じであり、アドレス
信号a1からanのアドレス信号を受ける場合は2n本あり、
2n本に対応してデコーダ部を有して、選択された1本の
出力、つまり選択される行に対応したデコーダ部から
“H"レベル(電源電圧の電圧レベル、例えば5V)が出力
され、他の(2n‐1)本の出力、つまり選択されない行
に対応したデコーダ部からそれぞれ“L"レベル(GNDレ
ベル)が出力される。なお、第2図には、ワードライン
W1a、W1bからなる第1行のワード線群に対応して設けら
れたデコーダ部だけを回路図として示している。
そして、このNOR回路デコーダ5で選択された一本によ
り2個の直列接続のメモリトランジスタ、つまり記憶素
子群が選択され、さらに、もう一つのアドレス信号(第
2図ではa0)による2個の直接接続のトランジスタのゲ
ート電圧の2種類の組み合わせの決定で、2ビット(2
個のトランジスタがそれぞれもつ“0"あるいは1の記憶
情報であり、“0"あるいは1の記憶情報が2通り)情報
のうちの1ビット情報が得られる、つまり、2種類の組
み合わせの一方で2個の直列接続のトランジスタの一方
のトランジスタの記憶情報が得られ、2種類の組み合わ
せの他方で2個の直列接続のトランジスタの他方のトラ
ンジスタの記憶情報が得られ、結果として2ビットの情
報が得られることになる。
り2個の直列接続のメモリトランジスタ、つまり記憶素
子群が選択され、さらに、もう一つのアドレス信号(第
2図ではa0)による2個の直接接続のトランジスタのゲ
ート電圧の2種類の組み合わせの決定で、2ビット(2
個のトランジスタがそれぞれもつ“0"あるいは1の記憶
情報であり、“0"あるいは1の記憶情報が2通り)情報
のうちの1ビット情報が得られる、つまり、2種類の組
み合わせの一方で2個の直列接続のトランジスタの一方
のトランジスタの記憶情報が得られ、2種類の組み合わ
せの他方で2個の直列接続のトランジスタの他方のトラ
ンジスタの記憶情報が得られ、結果として2ビットの情
報が得られることになる。
したがって、一本のビットラインb1からは、合計(2n×
2=2n+1)ビットの記憶情報が得られることになる。
2=2n+1)ビットの記憶情報が得られることになる。
なお、前述の従来例の第4図(b)の場合では、この一
実施例と同じ数のアドレス信号a0からanを受けるとする
と、ワードラインの数もこの実施例と同じ2n+1本とな
り、アドレス信号a0からanによる2n+1本のデコーダ出力
が対応のワードラインに与えられ、メモリトランジスタ
1個による1ビットの記憶情報が得られるため、合計
(2n+1×1=2n+1)ビットの記憶情報が一本のビットラ
インb1から得られることになる。つまり、この一実施例
のものも同じ数のアドレス信号a0からanを受けるとする
と、一本のビットラインから得られる記憶情報は前述し
た従来例と同じになっているものである。
実施例と同じ数のアドレス信号a0からanを受けるとする
と、ワードラインの数もこの実施例と同じ2n+1本とな
り、アドレス信号a0からanによる2n+1本のデコーダ出力
が対応のワードラインに与えられ、メモリトランジスタ
1個による1ビットの記憶情報が得られるため、合計
(2n+1×1=2n+1)ビットの記憶情報が一本のビットラ
インb1から得られることになる。つまり、この一実施例
のものも同じ数のアドレス信号a0からanを受けるとする
と、一本のビットラインから得られる記憶情報は前述し
た従来例と同じになっているものである。
次に、この一実施例において、具体的に、一つの記憶素
子群を構成する2個直列接続のメモリトランジスタから
2ビット分の情報が得られる動作を説明する。
子群を構成する2個直列接続のメモリトランジスタから
2ビット分の情報が得られる動作を説明する。
第2図の破線で囲まれた部分6のゲート電圧発生回路と
下記表の2ビット情報の組み合わせ表がその一例であ
る。
下記表の2ビット情報の組み合わせ表がその一例であ
る。
なお、第2図には、ワードラインW1a、W1bからなる第1
行のワード線群に対応して設けられたゲート電圧発生部
だけを回路図として示しており、この第2図に示された
ゲート電圧発生部とNOR回路デコーダのデコーダ部とに
よって第1行のワード線群に対応して設けられたワード
線選択回路を構成しているものである。
行のワード線群に対応して設けられたゲート電圧発生部
だけを回路図として示しており、この第2図に示された
ゲート電圧発生部とNOR回路デコーダのデコーダ部とに
よって第1行のワード線群に対応して設けられたワード
線選択回路を構成しているものである。
下記表はこの発明の動作を説明するための、1つの記憶
素子群を構成する2個直列接続のメモリトランジスタの
それぞれのゲートに入力される入力電圧(ゲート電圧)
及びしきい値電圧の組み合わせを示す表である。
素子群を構成する2個直列接続のメモリトランジスタの
それぞれのゲートに入力される入力電圧(ゲート電圧)
及びしきい値電圧の組み合わせを示す表である。
この表において、E1=1V、E2=3V、L1=2V、H1=5Vであ
る。
る。
今、アドレス信号a0からanにより、第1行にある記憶素
子群の2個直列接続のメモリトランジスタの一方のメモ
リトランジスタが選択されたとする。すると、NOR回路
デコーダの出力N1が選択されたラインとなり、出力N1は
“H"レベルとなる。この出力N1とアドレス信号a0による
2つの入力が入力される、ゲート電圧発生回路の第1行
に対するゲート電圧発生部を構成するNAND回路7は、出
力N1が“H"レベルであるため、アドレス信号a0により決
定されるインバータ回路になる。
子群の2個直列接続のメモリトランジスタの一方のメモ
リトランジスタが選択されたとする。すると、NOR回路
デコーダの出力N1が選択されたラインとなり、出力N1は
“H"レベルとなる。この出力N1とアドレス信号a0による
2つの入力が入力される、ゲート電圧発生回路の第1行
に対するゲート電圧発生部を構成するNAND回路7は、出
力N1が“H"レベルであるため、アドレス信号a0により決
定されるインバータ回路になる。
そして、NAND回路7の出力8とこの出力8を入力とする
インバータ回路9の出力10がそれぞれ2個直列接続のメ
モリトランジスタのゲートに入力、つまり、ワードライ
ンW1a、W1bに与えられる。
インバータ回路9の出力10がそれぞれ2個直列接続のメ
モリトランジスタのゲートに入力、つまり、ワードライ
ンW1a、W1bに与えられる。
したがって、アドレス信号a0により2個直列接続のメモ
リトランジスタに対して2種類のゲート電圧、つまり、
上記表に示す(H1、L1)あるいは(L1、H1)のどちらか
が決定される。ここで、この発明の重要な点は、第2の
電位であるL1のレベルである。第3の電位であるH1の従
来の“H"レベルで5Vであるが、L1のレベルはメモリトラ
ンジスタのしきい値電圧の低い側(この例では記憶情報
の“0"を意味する)の第1のしきい値電圧E1(この例で
はE1=1V)より高く、メモリトランジスタのしきい値電
圧の高い側(この例では記憶情報の“1"を意味する)の
第2しきい値電圧E2(この例ではE2=3V)より低い事が
必要である。
リトランジスタに対して2種類のゲート電圧、つまり、
上記表に示す(H1、L1)あるいは(L1、H1)のどちらか
が決定される。ここで、この発明の重要な点は、第2の
電位であるL1のレベルである。第3の電位であるH1の従
来の“H"レベルで5Vであるが、L1のレベルはメモリトラ
ンジスタのしきい値電圧の低い側(この例では記憶情報
の“0"を意味する)の第1のしきい値電圧E1(この例で
はE1=1V)より高く、メモリトランジスタのしきい値電
圧の高い側(この例では記憶情報の“1"を意味する)の
第2しきい値電圧E2(この例ではE2=3V)より低い事が
必要である。
そして、L1レベルの電圧は、NAND回路7とインバータ9
を構成するトランジスタのトランジスタサイズの調整に
より比較的容易に実現することができる。この実施例で
は、第2の電位L1=2V、第3の電位H1=5Vに設定した。
を構成するトランジスタのトランジスタサイズの調整に
より比較的容易に実現することができる。この実施例で
は、第2の電位L1=2V、第3の電位H1=5Vに設定した。
さらに、メモリトランジスタのしきい値電圧は、第1の
しきい値電圧E1=1V、第1のしきい値電圧より高い第2
のしきい値電圧E2=3Vに設定した。そして、このしきい
値電圧は、例えば、イオン注入量の度合いにより、これ
も比較的容易に実現することができる。
しきい値電圧E1=1V、第1のしきい値電圧より高い第2
のしきい値電圧E2=3Vに設定した。そして、このしきい
値電圧は、例えば、イオン注入量の度合いにより、これ
も比較的容易に実現することができる。
さて、上記のように、2個直列接続のメモリトランジス
タのゲート電圧のレベルの組み合わせと、メモリトラン
ジスタのしきい値電圧のレベルの組み合わせにより、前
記表に示される通り、各メモリトランジスタに所望の記
憶情報を設定するとき、すなわち書き込むとき、次に示
す注意が必要である。
タのゲート電圧のレベルの組み合わせと、メモリトラン
ジスタのしきい値電圧のレベルの組み合わせにより、前
記表に示される通り、各メモリトランジスタに所望の記
憶情報を設定するとき、すなわち書き込むとき、次に示
す注意が必要である。
すなわち、1ビット情報の1トランジスタがそれぞれ対
応のビット線に接続される従来のものにおいては、0あ
るいは1の1ビットの記憶情報により、対応する1個の
メモリトランジスタのしきい値電圧を決定すればよい
が、上記実施例のように2ビット情報の2個直列接続の
メモリトランジスタを1つの記憶素子群として対応のビ
ット線に接続されるものにおいては、アドレス信号a0に
より決まる2ビット(a0が“L"のときと“H"のときの2
通りに相当)分の情報により、2個直列接続のメモリト
ランジスタのしきい値電圧のレベルの組み合わせが4種
類(上記表から明らかなように(E2、E2)、(E1、
E2)、(E2、E1)、(E1、E1)の4種類)のうちの一つ
に、一義的に決定されることである。
応のビット線に接続される従来のものにおいては、0あ
るいは1の1ビットの記憶情報により、対応する1個の
メモリトランジスタのしきい値電圧を決定すればよい
が、上記実施例のように2ビット情報の2個直列接続の
メモリトランジスタを1つの記憶素子群として対応のビ
ット線に接続されるものにおいては、アドレス信号a0に
より決まる2ビット(a0が“L"のときと“H"のときの2
通りに相当)分の情報により、2個直列接続のメモリト
ランジスタのしきい値電圧のレベルの組み合わせが4種
類(上記表から明らかなように(E2、E2)、(E1、
E2)、(E2、E1)、(E1、E1)の4種類)のうちの一つ
に、一義的に決定されることである。
そして、この4種類のうちの一つの組み合わせのしきい
値電圧の設定方法、すなわち、書き込み方法は、イオン
注入方式によるマスクROMの例で示すと、イオン注入マ
スク製作のコンピュータに予め前記表の組み合わせ表を
覚えさせておき、まず、全部のメモリトランジスタにE1
のしきい値電圧に設定できる注入量を土台として書き込
みたい4種類のうちの一つにより、E2のしきい値電圧の
必要なトランジスタのみにイオン注入を加えることがで
きるようにマスクを作る。結局、1枚の注入マスクで1
つの記憶素子群を構成する2個直列接続のメモリトラン
ジスタに対して4種類のなかから1つの組み合わせのし
きい値電圧が設定できるものである。
値電圧の設定方法、すなわち、書き込み方法は、イオン
注入方式によるマスクROMの例で示すと、イオン注入マ
スク製作のコンピュータに予め前記表の組み合わせ表を
覚えさせておき、まず、全部のメモリトランジスタにE1
のしきい値電圧に設定できる注入量を土台として書き込
みたい4種類のうちの一つにより、E2のしきい値電圧の
必要なトランジスタのみにイオン注入を加えることがで
きるようにマスクを作る。結局、1枚の注入マスクで1
つの記憶素子群を構成する2個直列接続のメモリトラン
ジスタに対して4種類のなかから1つの組み合わせのし
きい値電圧が設定できるものである。
したがって、上記表から明らかなように、(E2、E2)が
書き込まれた場合、アドレス信号a0が“L"のときも“H"
のときも2個直列接続のメモリトランジスタのどちから
か一方が必ず非導通状態になるため、2個直列接続のメ
モリトランジスタにて構成される記憶素子群のビット線
ノード(言い換えればビットラインb1)と接地ノードと
の間がOFF状態(非導通状態)になる。
書き込まれた場合、アドレス信号a0が“L"のときも“H"
のときも2個直列接続のメモリトランジスタのどちから
か一方が必ず非導通状態になるため、2個直列接続のメ
モリトランジスタにて構成される記憶素子群のビット線
ノード(言い換えればビットラインb1)と接地ノードと
の間がOFF状態(非導通状態)になる。
(E1、E2)が書き込まれた場合、アドレス信号a0が“L"
のとき2個直列接続のメモリトランジスタの下側のトラ
ンジスタが非導通状態になるため、記憶素子群のビット
線ノードと接地ノードとの間がOFF状態(非導通状態)
なり、アドレス信号a0が“H"のとき2個直列接続のメモ
リトランジスタ両者とも導通状態になるため、記憶素子
群のビット線ノードと接地ノードとの間がON状態(導通
状態)になる。
のとき2個直列接続のメモリトランジスタの下側のトラ
ンジスタが非導通状態になるため、記憶素子群のビット
線ノードと接地ノードとの間がOFF状態(非導通状態)
なり、アドレス信号a0が“H"のとき2個直列接続のメモ
リトランジスタ両者とも導通状態になるため、記憶素子
群のビット線ノードと接地ノードとの間がON状態(導通
状態)になる。
(E2、E1)が書き込まれた場合、アドレス信号a0が“L"
のとき2個直列接続のメモリトランジスタ両者とも導通
状態になるため、記憶素子群のビット線ノードと接地ノ
ードとの間がON状態(導通状態)なり、アドレス信号a0
が“H"のとき2個直列接続のメモリトランジスタの上側
のトランジスタが非導通状態になるため、記憶素子群の
ビット線ノードと接地ノードとの間がOFF状態(非導通
状態)になる。
のとき2個直列接続のメモリトランジスタ両者とも導通
状態になるため、記憶素子群のビット線ノードと接地ノ
ードとの間がON状態(導通状態)なり、アドレス信号a0
が“H"のとき2個直列接続のメモリトランジスタの上側
のトランジスタが非導通状態になるため、記憶素子群の
ビット線ノードと接地ノードとの間がOFF状態(非導通
状態)になる。
(E1、E1)が書き込まれた場合、アドレス信号a0が“L"
のときも“H"のときも2個直列接続のメモリトランジス
タ両者とも導通状態になるため、記憶素子群のビット線
ノードと接地ノードとの間がON状態(導通状態)にな
る。
のときも“H"のときも2個直列接続のメモリトランジス
タ両者とも導通状態になるため、記憶素子群のビット線
ノードと接地ノードとの間がON状態(導通状態)にな
る。
言い換えれば、アドレスa0が“L"のとき、2個直列接続
のメモリトランジスタの上側のトランジスタのゲート電
圧はH1、つまり第2のしきい値電圧より高い電位にされ
るため、上側のメモリトランジスタは設定されたしきい
値電圧にかかわらず導通状態になるので、ビット線ノー
ドと接地ノードとの間に接続された記憶素子群のON、OF
F状態は2個直列接続のメモリトランジスタの下側のト
ランジスタに設定されたしきい値電圧によって決定され
ることになる。したがって、アドレスa0が“L"のとき
は、下側のメモリトランジスタに設定されたしきい値電
圧、つまり記憶情報がビットラインb1に読み出されたこ
とと等価になるものである。
のメモリトランジスタの上側のトランジスタのゲート電
圧はH1、つまり第2のしきい値電圧より高い電位にされ
るため、上側のメモリトランジスタは設定されたしきい
値電圧にかかわらず導通状態になるので、ビット線ノー
ドと接地ノードとの間に接続された記憶素子群のON、OF
F状態は2個直列接続のメモリトランジスタの下側のト
ランジスタに設定されたしきい値電圧によって決定され
ることになる。したがって、アドレスa0が“L"のとき
は、下側のメモリトランジスタに設定されたしきい値電
圧、つまり記憶情報がビットラインb1に読み出されたこ
とと等価になるものである。
一方、アドレスa0が“H"のとき、2個直列接続のメモリ
トランジスタの下側のトランジスタのゲート電圧はH1に
されるため、下側のメモリトランジスタは設定されたし
きい値電圧にかかわらず導通状態になるので、ビット線
ノードと接地ノードとの間に接続された記憶素子群のO
N、OFF状態は2個直列接続のメモリトランジスタの上側
のトランジスタに設定されたしきい値電圧によって決定
されることになる。したがって、アドレスa0が“H"のと
きは、上側のメモリトランジスタに設定されたしきい値
電圧、つまり記憶情報がビットラインb1に読み出された
ことと等価になるものである。
トランジスタの下側のトランジスタのゲート電圧はH1に
されるため、下側のメモリトランジスタは設定されたし
きい値電圧にかかわらず導通状態になるので、ビット線
ノードと接地ノードとの間に接続された記憶素子群のO
N、OFF状態は2個直列接続のメモリトランジスタの上側
のトランジスタに設定されたしきい値電圧によって決定
されることになる。したがって、アドレスa0が“H"のと
きは、上側のメモリトランジスタに設定されたしきい値
電圧、つまり記憶情報がビットラインb1に読み出された
ことと等価になるものである。
よって、2個直列接続のメモリトランジスタにて構成さ
れる1個の記憶素子群からは、アドレス信号a0によって
2ビットの記憶情報が読み出されることになるものであ
る。
れる1個の記憶素子群からは、アドレス信号a0によって
2ビットの記憶情報が読み出されることになるものであ
る。
次に、非選択ライン、つまり非選択の行に存在する2個
直列接続のメモリトランジスタにて構成される記憶素子
群の動作について説明する。
直列接続のメモリトランジスタにて構成される記憶素子
群の動作について説明する。
今、アドレス信号a0からanにより、第1行にある記憶素
子群の2個直列接続のメモリトランジスタが両者とも選
択されなかったとする。すると、NOR回路デコーダの出
力N1が“L"レベルとなる。この出力N1の“L"レベルを受
けたゲート電圧発生回路の第1行に対するゲート電圧発
生部を構成するインバータ11は、トランジスタ12のゲー
トに“H"レベルを与えるため、トランジスタ12は導通状
態となり、2個直列接続のメモリトランジスタのゲート
電圧をともに“L"レベルとなる。その結果、2個直列接
続のメモリトランジスタは、設定されたしきい値電圧に
かかわらず、非導通状態になり、ビットラインb1に接続
され、選択された行に位置する記憶素子群のビットライ
ンb1への読み出しに対して何ら影響を与えないものであ
る。
子群の2個直列接続のメモリトランジスタが両者とも選
択されなかったとする。すると、NOR回路デコーダの出
力N1が“L"レベルとなる。この出力N1の“L"レベルを受
けたゲート電圧発生回路の第1行に対するゲート電圧発
生部を構成するインバータ11は、トランジスタ12のゲー
トに“H"レベルを与えるため、トランジスタ12は導通状
態となり、2個直列接続のメモリトランジスタのゲート
電圧をともに“L"レベルとなる。その結果、2個直列接
続のメモリトランジスタは、設定されたしきい値電圧に
かかわらず、非導通状態になり、ビットラインb1に接続
され、選択された行に位置する記憶素子群のビットライ
ンb1への読み出しに対して何ら影響を与えないものであ
る。
このときの“L"レベルは、メモリトランジスタに設定さ
れる低い方、この実施例においては第1のしきい値電圧
E1=1Vより低い第1の電位になるように、トランジスタ
12のゲート幅、ゲート長を設定しなければならないもの
である。
れる低い方、この実施例においては第1のしきい値電圧
E1=1Vより低い第1の電位になるように、トランジスタ
12のゲート幅、ゲート長を設定しなければならないもの
である。
このようにワードラインの選択にかかわるアドレス信号
のうちの1つのアドレス信号は、2個直列接続のメモリ
トランジスタのゲートに印加される2種類の電圧の組み
合わせを決めるために使用、結果として2個直列接続の
メモリトランジスタのうちのいずれか一方を選択するた
めに使用され、2個直列接続のメモリトランジスタに対
する2ビットの記憶情報の書き込みは、上記1つのアド
レス信号にかかわる2ビット情報により一義的に決定さ
れる4種類のうちのひとつの書き込み情報をきおくさせ
ることによって行っているものである。
のうちの1つのアドレス信号は、2個直列接続のメモリ
トランジスタのゲートに印加される2種類の電圧の組み
合わせを決めるために使用、結果として2個直列接続の
メモリトランジスタのうちのいずれか一方を選択するた
めに使用され、2個直列接続のメモリトランジスタに対
する2ビットの記憶情報の書き込みは、上記1つのアド
レス信号にかかわる2ビット情報により一義的に決定さ
れる4種類のうちのひとつの書き込み情報をきおくさせ
ることによって行っているものである。
なお、第2図に示した第1行に対応するNOR回路デコー
ダ5のデコーダ部とゲート電圧発生回路6のゲート電圧
発生部とは、上記で述べたことから明らかなように、受
けたアドレス信号a0〜anが対応した行に配設された記憶
素子群のすべてのトランジスタが非選択状態であること
を示すと対応した行に配設されたワード線群のすべての
ワード線W1a、W1bの電位をメモリトランジスタの第1の
しきい値電圧E1より低い第1の電位Lにし、受けたアド
レス信号a0〜anが対応した行に配設された記憶素子群の
いずれかのメモリトランジスタが選択状態であることを
示すと対応した行に配設されたワード線群における選択
されるトランジスタのゲート電極に接続されたワード線
の電位をメモリトランジスタの第1のしきい値電圧E1と
第2のしきい値電圧E2との間の第2の電位L1にするとと
もに残りのワード線の電位を第2のしきい値電圧E2より
高い第3の電位H1にするワード線選択回路を構成してい
るものである。
ダ5のデコーダ部とゲート電圧発生回路6のゲート電圧
発生部とは、上記で述べたことから明らかなように、受
けたアドレス信号a0〜anが対応した行に配設された記憶
素子群のすべてのトランジスタが非選択状態であること
を示すと対応した行に配設されたワード線群のすべての
ワード線W1a、W1bの電位をメモリトランジスタの第1の
しきい値電圧E1より低い第1の電位Lにし、受けたアド
レス信号a0〜anが対応した行に配設された記憶素子群の
いずれかのメモリトランジスタが選択状態であることを
示すと対応した行に配設されたワード線群における選択
されるトランジスタのゲート電極に接続されたワード線
の電位をメモリトランジスタの第1のしきい値電圧E1と
第2のしきい値電圧E2との間の第2の電位L1にするとと
もに残りのワード線の電位を第2のしきい値電圧E2より
高い第3の電位H1にするワード線選択回路を構成してい
るものである。
なお、第2図に示すゲート電圧発生回路6の回路構成に
ついては一実施例であり、アドレス信号a0による2個直
列接続のメモリトランジスタのゲート電圧の組み合わせ
については前記表に限定される必要がなく、種々の回路
構成が考えられる。そして、必要なことは、2個直列接
続のメモリトランジスタのゲート電圧としきい値電圧の
組み合わせにより、2ビットの情報が得られればよいも
のである。
ついては一実施例であり、アドレス信号a0による2個直
列接続のメモリトランジスタのゲート電圧の組み合わせ
については前記表に限定される必要がなく、種々の回路
構成が考えられる。そして、必要なことは、2個直列接
続のメモリトランジスタのゲート電圧としきい値電圧の
組み合わせにより、2ビットの情報が得られればよいも
のである。
なお、他の回路構成の一例として、NAND回路デコーダの
場合の例を第3図に示す。
場合の例を第3図に示す。
第3図において、第2図と同一符号のものは相当部分を
示し、b1はビットライン、W1a、W1b、W2a、W2bはワード
ライン、a1、a2、……anはアドレス信号を示す。
示し、b1はビットライン、W1a、W1b、W2a、W2bはワード
ライン、a1、a2、……anはアドレス信号を示す。
この第3図に示す回路例の場合のONおよびOFFの組み合
わせは前記の表と同じになる。
わせは前記の表と同じになる。
また、メモリトランジスタのしきい値電圧の設定は、第
2図の説明はイオン注入方法で説明したが、しきい値電
圧を変化できる方法であれば、イオン注入方法に限る必
要はないものである。
2図の説明はイオン注入方法で説明したが、しきい値電
圧を変化できる方法であれば、イオン注入方法に限る必
要はないものである。
さらに、前記表の信号の組み合わせおよびL、L1、H1、
E1、E2の電圧レベルの決定も、2ビット情報さえ得られ
れば、種々の組み合わせおよび電圧レベルが考えられ、
同一の効果を有することが可能である。
E1、E2の電圧レベルの決定も、2ビット情報さえ得られ
れば、種々の組み合わせおよび電圧レベルが考えられ、
同一の効果を有することが可能である。
[発明の効果] この発明は、以上に述べたように、第1のしきい値電圧
または第2のしきい値電圧より高い第2のしきい値電圧
のうちのどちらかのしきい値電圧に設定され、その設定
されたしきい値電圧に基づく記憶情報をもつ記憶素子と
なるトランジスタが複数個直列に接続された直列体を有
する記憶素子群を、複数行、複数列のマトレックス状に
配設し、アドレス信号を受け、受けたアドレス信号が対
応した行に配設された記憶素子群のすべてのトランジス
タが非選択状態であることを示すと対応した行に配設さ
れたワード線群のすべてのワード線の電位を第1のしき
い値電圧より低い第1の電位にし、受けたアドレス信号
が対応した行に配設された記憶素子群のいずれかのトラ
ンジスタが選択状態であることを示すと対応した行に配
設されたワード線群における選択されるトランジスタの
制御電極に接続されたワード線の電位を第1のしきい値
電圧と第2のしきい値電圧との間の第2の電位にすると
ともに残りのワード線の電位を第2のしきい値電圧より
高い第3の電位にするワード線選択回路を、複数行に配
設したので、ビット線に接続するためのコンタクトホー
ルが記憶素子群を構成する複数のトランジスタに対して
1個ですみ、コンタクトホールの減少を図れ、メモリア
レイ面積を縮小できるとともにコンタクトホールに起因
する不良を減少でき、しかも、記憶素子群のすべてのト
ランジスタが非選択状態である場合には対応のワード線
選択回路によってすべてのトランジスタが設定されたし
きい値電圧にかかわらず非導通状態にされるため、その
記憶素子群を直接対応のビット線に接続しても対応のビ
ット線に対して何ら影響を及ぼさず、この点からもメモ
リアレイ面積の縮小化が図れるという効果を有するもの
である。
または第2のしきい値電圧より高い第2のしきい値電圧
のうちのどちらかのしきい値電圧に設定され、その設定
されたしきい値電圧に基づく記憶情報をもつ記憶素子と
なるトランジスタが複数個直列に接続された直列体を有
する記憶素子群を、複数行、複数列のマトレックス状に
配設し、アドレス信号を受け、受けたアドレス信号が対
応した行に配設された記憶素子群のすべてのトランジス
タが非選択状態であることを示すと対応した行に配設さ
れたワード線群のすべてのワード線の電位を第1のしき
い値電圧より低い第1の電位にし、受けたアドレス信号
が対応した行に配設された記憶素子群のいずれかのトラ
ンジスタが選択状態であることを示すと対応した行に配
設されたワード線群における選択されるトランジスタの
制御電極に接続されたワード線の電位を第1のしきい値
電圧と第2のしきい値電圧との間の第2の電位にすると
ともに残りのワード線の電位を第2のしきい値電圧より
高い第3の電位にするワード線選択回路を、複数行に配
設したので、ビット線に接続するためのコンタクトホー
ルが記憶素子群を構成する複数のトランジスタに対して
1個ですみ、コンタクトホールの減少を図れ、メモリア
レイ面積を縮小できるとともにコンタクトホールに起因
する不良を減少でき、しかも、記憶素子群のすべてのト
ランジスタが非選択状態である場合には対応のワード線
選択回路によってすべてのトランジスタが設定されたし
きい値電圧にかかわらず非導通状態にされるため、その
記憶素子群を直接対応のビット線に接続しても対応のビ
ット線に対して何ら影響を及ぼさず、この点からもメモ
リアレイ面積の縮小化が図れるという効果を有するもの
である。
第1図はこの発明による半導体記憶装置の一実施例を示
す図、第2図はこの発明の要部を抽出して示した回路
図、第3図はこの発明の他の実施例を示す回路図、第4
図は従来の半導体記憶装置の例を示す図である。 1…メモリトランジスタチャネル領域、2…コンタクト
ホール、3…ドレイン拡散層、4…ソース拡散層、5…
NOR回路デコーダ、6…ケート電圧発生回路、7…NAND
回路インバータ、9、11…インバータ、12…トランジス
タ、b1〜b6…ビットライン、W1a、W1b〜W4a、W4b…ワー
ドライン、S1…ソース金属配線。
す図、第2図はこの発明の要部を抽出して示した回路
図、第3図はこの発明の他の実施例を示す回路図、第4
図は従来の半導体記憶装置の例を示す図である。 1…メモリトランジスタチャネル領域、2…コンタクト
ホール、3…ドレイン拡散層、4…ソース拡散層、5…
NOR回路デコーダ、6…ケート電圧発生回路、7…NAND
回路インバータ、9、11…インバータ、12…トランジス
タ、b1〜b6…ビットライン、W1a、W1b〜W4a、W4b…ワー
ドライン、S1…ソース金属配線。
Claims (2)
- 【請求項1】複数行、複数列のマトリックス状に配設さ
れ、それぞれが、ビット線ノードと、接地ノードと、第
1のしきい値電圧またはこの第1のしきい値電圧より高
い第2のしきい値電圧のうちのどちらかのしきい値電圧
に設定され、その設定されたしきい値電圧に基づく記憶
情報をもつ記憶素子となるトランジスタが複数個直列に
接続された直列体とを有し、各直列体が直接対応のビッ
ト線ノードと接地ノードとの間に接続される複数の記憶
素子群、 複数列に配設され、それぞれが対応した列に配設された
複数の記憶素子群のビット線ノードに直接接続される複
数のビット線、 複数行に配設され、それぞれが、対応した行に配設され
た複数の記憶素子群の対応したトランジスタの制御電極
にそれぞれ接続される複数のワード線を有した複数のワ
ード線群、 複数行に配設され、それぞれが、アドレス信号を受け、
受けたアドレス信号が対応した行に配設された記憶素子
群のすべてのトランジスタが非選択状態であることを示
すと対応した行に配設されたワード線群のすべてのワー
ド線の電位を上記第1のしきい値電圧より低い第1の電
位にし、受けたアドレス信号が対応した行に配設された
記憶素子群のいずれかのトランジスタが選択状態である
ことを示すと対応した行に配設されたワード線群におけ
る選択されるトランジスタの制御電極に接続されたワー
ド線の電位を上記第1のしきい値電圧と上記第2のしき
い値電圧との間の第2の電位にするとともに残りのワー
ド線の電位を上記第2のしきい値電圧より高い第3の電
位にする複数のワード線選択回路を備えた半導体記憶装
置。 - 【請求項2】各ビット線は、対応した列の列方向に隣接
して配設された2つの記憶素子群のビット線ノードに対
して共通なコンタクトホールを介して接続されているこ
とを特徴とする特許請求の範囲第1項記載の半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4129086A JPH0799637B2 (ja) | 1986-02-26 | 1986-02-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4129086A JPH0799637B2 (ja) | 1986-02-26 | 1986-02-26 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62200597A JPS62200597A (ja) | 1987-09-04 |
JPH0799637B2 true JPH0799637B2 (ja) | 1995-10-25 |
Family
ID=12604314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4129086A Expired - Fee Related JPH0799637B2 (ja) | 1986-02-26 | 1986-02-26 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0799637B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0744196U (ja) * | 1992-05-11 | 1995-11-07 | ユー ジミー,チン−ミン | イージー・セパレートの両面併せ飲食品容器 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4432075A (en) * | 1981-12-04 | 1984-02-14 | Hebrew University Of Jerusalem | Electrically programmable non-volatile memory |
-
1986
- 1986-02-26 JP JP4129086A patent/JPH0799637B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS62200597A (ja) | 1987-09-04 |
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