JPH0799637B2

JPH0799637B2 - 半導体記憶装置

Info

Publication number: JPH0799637B2
Application number: JP4129086A
Authority: JP
Inventors: 修上田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-02-26
Filing date: 1986-02-26
Publication date: 1995-10-25
Anticipated expiration: 2010-10-25
Also published as: JPS62200597A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は高密度化を図った半導体集積回路読み出し専
用記憶装置ROM（Read Only Memory）に関するものであ
る。

［従来の技術］従来の半導体記憶装置の例を第４図に示し説明すると、
（ａ）は従来のMOS型ROMのメモリアレイのパターン配置
図の一例を示したものであり、（ｂ）はメモリアレイの
回路図の一例を示したものである。

まず、第４図（ａ）において、W₁、W₂……W₈は例えば、
多結晶シリコンでできたワードラインであり、これはメ
モリトランジスタのゲートして用いられる。そして、１
の部分はメモリトランジスタのチャネル領域である。ま
た、b₁、b₂……B₆は例えば、アルミニウムの金属で配線
されたビットラインであり、これはメモリトランジスタ
が形成される部分で、コンタクトホール２を通して、メ
モリトランジスタのドレインを形成している拡散層３と
接続される。４はメモリトランジスタのソースを形成し
ている拡散層で、この拡散層４はコンタクトホール２を
通してソース金属配線S₁につながっている。

次に、第４図（ｂ）において、W₁、W₂、W3がワードライ
ン、b₁、b₂、b₃がビットラインである。そして、メモリ
トランジスタのゲートがワードラインW₁〜W₃と、ドレイ
ンがビットラインb₁〜b₃とそれぞれ接続されており、ソ
ースはこの回路図ではGND（0V）となっている。

このように配置されたメモリアレイの読み出しは、複数
本のワードラインW₁、W₂……およびビットラインb₁、b₂
……の中からそれぞれ１本のラインが選択され、その選
択されたワードラインとビットラインのマトリックスの
交点にあるメモリトランジスタが１個選ばれる。そし
て、この選ばれたメモリトランジスタのしきい値電圧が
ゲート電圧より低いか、高いかによってメモリトランジ
スタが導通状態のONであるか、非導通状態のOFFである
かに対応した“0"あるいは“1"の１ビット情報が読み出
されることにより行われる。

したがって、メモリトランジスタの書き込みは、ゲート
電圧より低いか、高いかの２種類のしきい値電圧の設定
により行われる。

［発明が解決しようとする問題点］従来の半導体記憶装置、すなわち、ROMのメモリアレイ
は以上のように構成されているので、メモリアレイ面積
の縮小化を行う場合、ウェハ製造プロセスパラメータ、
例えば、ポリシリコンや金属配線の幅や相互の間隔、あ
るいはコンタクトホールのサイズなど、これらの製造精
度の向上による縮小化によるのみで、縮小率は、製造精
度向上による比例縮小以上には、上がらないという問題
点があった。

一方、近年のメモリ容量の増大は非常に急であり、その
増大率は、上記のメモリアレイの縮小率より大きく、結
果としてメモリアレイが大部分を占める記憶装置全体の
チップ面積がメモリ容量の増大とともに、大きくなる傾
向を示していた。

そして、結局、集積回路チップの面積が大きくなると、
単位ウェハ当りの良品取れ率が減少し、最終的に、１個
良品当りの製造コストが高くなるという問題点があっ
た。

さて、上記のメモリアレイ面積を縮小するときの問題点
を、さらに、深く掘り下げてみると、次のようになる。

すなわち、メモリアレイ面積を縮小する場合に、最も縮
小化が困難な部分は、ビットラインとメモリトランジス
タのドレインを形成する拡散層との接続を行っているコ
ンタクト部分である。そして、コンタクトホールは、鏡
対称となっている２個のメモリトランジスタの鏡の位置
にあり、鏡により対となっているメモリトランジスタの
ドレインを兼用している。このコンタクトホール自身の
サイズとコンタクトホールとゲート間の距離が、他の製
造パラメータと比して相対的に縮まり難く、しかも、メ
モリトランジスタ２個のみの兼用であるため、ビットラ
インに接続されるコンタクトホールの個数がワードライ
ンの本数の半数個必要となり、メモリ容量増大に伴うワ
ードライン本数の増加で、単純に比例増加となる。

この発明はかかる問題点を解決するためになされたもの
で、メモリのビットラインに接続されるコンタクトホー
ルの個数を減らしたメモリアレイ構成にし、メモリアレ
イ面積をウェハプロセス製造精度向上による比例縮小以
上に飛躍的に縮小化を図った半導体記憶装置を得ること
を目的とするものである。

［問題点を解決するための手段］この発明に係る半導体記憶装置は、第１のしきい値電圧
または第２のしきい値電圧より高い第２のしきい値電圧
のうちのどちらかのしきい値電圧に設定され、その設定
されたしきい値電圧に基づく記憶情報をもつ記憶素子と
なるトランジスタが複数個直列に接続された直列体を有
する記憶素子群を、複数行、複数列のマトリックス上に
配設し、アドレス信号を受け、受けたアドレス信号が対
応した行に配設された記憶素子群のすべてのトランジス
タが非選択状態であることを示すと対応した行に配設さ
れたワード線群のすべてのワード線の電位を第１のしき
い値電圧より低い第１の電位にし、受けたアドレス信号
が対応した行に配設された記憶素子群のいずれかのトラ
ンジスタが選択状態であることを示すと対応した行に配
設されたワード線群における選択されるトランジスタの
制御電極に接続されたワード線の電位を第１のしきい値
電圧と第２のしきい値電圧との間の第２の電位にすると
ともに残りのワード線の電位を第２のしきい値電圧より
高い第３の電位にするワード線選択回路を、複数行に配
設したものである。

［作用］この発明においては、記憶素子となるトランジスタが複
数個直列に接続された直列体を有する記憶素子群単位で
ビット線に接続するため、ビット線と接続するためのコ
ンタクトホールが記憶素子群を構成する複数のトランジ
スタに対して１個ですむ。

また、各ワード線選択回路が、記憶素子群のすべてのト
ランジスタが非選択状態である場合はそれらすべてのト
ランジスタに対するワード線に対して第１の電位を与
え、すべてのトランジスタを非導通状態になさしめ、そ
の記憶素子群が接続されるビット線に対して何ら影響を
及ぼさず、しかも、記憶素子群のいずれかのトランジス
タが選択状態である場合は選択されないトランジスタに
対するワード線に対して第３の電位を与え、選択されな
いトランジスタを導通状態になさしめてビット線と接地
ノードとの間に選択されたトランジスタが電気的に直接
接続された状態にし、かつ、選択されたトランジスタに
対するワード線に対して第２の電位を与え、選択された
トランジスタのしきい値電圧によって選択されたトラン
ジスタを導通状態か非導通状態になさしめて選択された
トランジスタの記憶情報をビット線に読み出させしめ
る。

［実施例］以下、図面に基づきこの発明の実施例を詳細に説明す
る。

第１図はこの発明による半導体記憶装置の一実施例を示
す図で、（ａ）はメモリアレイのパターン配置図を示し
たものであり、（ｂ）はメモリアレイの回路図を示した
ものである。

まず、第１図（ａ）において、W_1a、W_1bからW_4a、W_4bは
ワードラインであり、第１のワード線であるワードライ
ンW_1aと第２のワード線であるワードラインW_1bとは、複
数のワード線群のうちの１つのワード線群をなしてこの
実施例においては第１行に配設され、それぞれ第１行に
配設された２個直列接続されたメモリトランジスタのゲ
ートとして用いられる。なお、W2a、W2b、……について
も同様であり、それぞれ１つのワード線群をなし、対応
した行に配置された２個直列接続されたメモリトランジ
スタのゲートとして用いられる。

また、各メモリトランジスタは、第１のしきい値電圧ま
たは第２のしきい値電圧より高い第２のしきい値電圧の
うちのどちらかのしきい値電圧に設定され、その設定さ
れたしきい値電圧に基づく記憶情報をもつ記憶素子とし
て機能するものであり、２個直列接続されたメモリトラ
ンジスタが１つの記憶素子群を構成しており、第１図図
示から明らかな如くこの記憶素子群が複数行、複数列の
マトリックス状に配設されているものである。

b₁からb₆は複数列に配設されたビットラインで、各ビッ
トラインは対応した列に配設された直列接続のメモリト
ランジスタの一方のドレイン部でコンタクトホール２を
通してビット線ノードともなるドレイン拡散層３に直接
接続されている。そして、コンタクトホール２のビット
ライン上の繰り返しは、一対の２個直列接続のメモリト
ランジスタが、コンタクトホール２を兼用して、鏡対称
のの形で配置されているため、結局、ワードライン４本
で１個の繰り返しとなり、ビットライン上のコンタクト
ホールの個数は、前述の第４図の従来例に比して半分と
なる。

S₁は金属配線で、この金属配線S₁は上記２個直列接続の
メモリトランジスタのドレインのコンタクトホールが取
られていない他方のメモリトランジスタのソースを形成
している接地ノードともなるソース拡散層４にコンタク
トホール２を通して接続されている。

次に、この発明の一実施例であるメモリアレイの回路図
である第１図（ｂ）において、W_1a、W_1bからW_3a、W_3bが
ワードライン、b₁からb₃がビットラインである。そし
て、この図の例では２個直列接続のメモリトランジスタ
のビットラインに接続されていない側のトランジスタの
ソースはグランドレベル（GND）とされる。

そして、２本のワードラインからなるワード線群とビッ
トラインとの交点に、２個直列接続のメモリトランジス
タにて構成される１つの記憶素子群が配設され、各記憶
素子群は、メモリトランジスタ１つづつが１ビットの記
憶情報を有し、結果として２ビットの記憶情報をもつこ
とになる。この２個直列接続のメモリトランジスタの一
方のドレインとビットラインの接続により、記憶素子群
の２個のメモリトランジスタそれぞれの記憶情報をビッ
トラインに読みだせる構成にされている。

次に、この第１図に示す実施例の動作を第２図を参照し
て説明する。

この第２図は、メモリアレイとワード線選択回路を構成
するゲート電圧発生回路を含めた要部回路図である。

第２図において、破線で囲んだ部分５は、ワードライン
を選択するための従来から一般によく用いられているNO
R回路デコーダで、その出力の本数は、メモリアレイの
行数、つまり、ワード線群の数と同じであり、アドレス
信号a₁からa_nのアドレス信号を受ける場合は2ⁿ本あり、
2ⁿ本に対応してデコーダ部を有して、選択された１本の
出力、つまり選択される行に対応したデコーダ部から
“H"レベル（電源電圧の電圧レベル、例えば5V）が出力
され、他の（2ⁿ‐１）本の出力、つまり選択されない行
に対応したデコーダ部からそれぞれ“L"レベル（GNDレ
ベル）が出力される。なお、第２図には、ワードライン
W_1a、W_1bからなる第１行のワード線群に対応して設けら
れたデコーダ部だけを回路図として示している。

そして、このNOR回路デコーダ５で選択された一本によ
り２個の直列接続のメモリトランジスタ、つまり記憶素
子群が選択され、さらに、もう一つのアドレス信号（第
２図ではa₀）による２個の直接接続のトランジスタのゲ
ート電圧の２種類の組み合わせの決定で、２ビット（２
個のトランジスタがそれぞれもつ“0"あるいは１の記憶
情報であり、“0"あるいは１の記憶情報が２通り）情報
のうちの１ビット情報が得られる、つまり、２種類の組
み合わせの一方で２個の直列接続のトランジスタの一方
のトランジスタの記憶情報が得られ、２種類の組み合わ
せの他方で２個の直列接続のトランジスタの他方のトラ
ンジスタの記憶情報が得られ、結果として２ビットの情
報が得られることになる。

したがって、一本のビットラインb₁からは、合計（2ⁿ×
２＝2ⁿ⁺¹）ビットの記憶情報が得られることになる。

なお、前述の従来例の第４図（ｂ）の場合では、この一
実施例と同じ数のアドレス信号a₀からa_nを受けるとする
と、ワードラインの数もこの実施例と同じ2_n+1本とな
り、アドレス信号a₀からa_nによる2ⁿ⁺¹本のデコーダ出力
が対応のワードラインに与えられ、メモリトランジスタ
１個による１ビットの記憶情報が得られるため、合計
（2ⁿ⁺¹×１＝2ⁿ⁺¹）ビットの記憶情報が一本のビットラ
インb₁から得られることになる。つまり、この一実施例
のものも同じ数のアドレス信号a₀からa_nを受けるとする
と、一本のビットラインから得られる記憶情報は前述し
た従来例と同じになっているものである。

次に、この一実施例において、具体的に、一つの記憶素
子群を構成する２個直列接続のメモリトランジスタから
２ビット分の情報が得られる動作を説明する。

第２図の破線で囲まれた部分６のゲート電圧発生回路と
下記表の２ビット情報の組み合わせ表がその一例であ
る。

なお、第２図には、ワードラインW_1a、W_1bからなる第１
行のワード線群に対応して設けられたゲート電圧発生部
だけを回路図として示しており、この第２図に示された
ゲート電圧発生部とNOR回路デコーダのデコーダ部とに
よって第１行のワード線群に対応して設けられたワード
線選択回路を構成しているものである。

下記表はこの発明の動作を説明するための、１つの記憶
素子群を構成する２個直列接続のメモリトランジスタの
それぞれのゲートに入力される入力電圧（ゲート電圧）
及びしきい値電圧の組み合わせを示す表である。

この表において、E₁＝1V、E₂＝3V、L₁＝2V、H₁＝5Vであ
る。

今、アドレス信号a₀からa_nにより、第１行にある記憶素
子群の２個直列接続のメモリトランジスタの一方のメモ
リトランジスタが選択されたとする。すると、NOR回路
デコーダの出力N₁が選択されたラインとなり、出力N₁は
“H"レベルとなる。この出力N₁とアドレス信号a₀による
２つの入力が入力される、ゲート電圧発生回路の第１行
に対するゲート電圧発生部を構成するNAND回路７は、出
力N₁が“H"レベルであるため、アドレス信号a₀により決
定されるインバータ回路になる。

そして、NAND回路７の出力８とこの出力８を入力とする
インバータ回路９の出力10がそれぞれ２個直列接続のメ
モリトランジスタのゲートに入力、つまり、ワードライ
ンW1a、W1bに与えられる。

したがって、アドレス信号a₀により２個直列接続のメモ
リトランジスタに対して２種類のゲート電圧、つまり、
上記表に示す（H₁、L₁）あるいは（L₁、H₁）のどちらか
が決定される。ここで、この発明の重要な点は、第２の
電位であるL₁のレベルである。第３の電位であるH₁の従
来の“H"レベルで5Vであるが、L₁のレベルはメモリトラ
ンジスタのしきい値電圧の低い側（この例では記憶情報
の“0"を意味する）の第１のしきい値電圧E₁（この例で
はE₁＝1V）より高く、メモリトランジスタのしきい値電
圧の高い側（この例では記憶情報の“1"を意味する）の
第２しきい値電圧E₂（この例ではE₂＝3V）より低い事が
必要である。

そして、L₁レベルの電圧は、NAND回路７とインバータ９
を構成するトランジスタのトランジスタサイズの調整に
より比較的容易に実現することができる。この実施例で
は、第２の電位L₁＝2V、第３の電位H₁＝5Vに設定した。

さらに、メモリトランジスタのしきい値電圧は、第１の
しきい値電圧E₁＝1V、第１のしきい値電圧より高い第２
のしきい値電圧E₂＝3Vに設定した。そして、このしきい
値電圧は、例えば、イオン注入量の度合いにより、これ
も比較的容易に実現することができる。

さて、上記のように、２個直列接続のメモリトランジス
タのゲート電圧のレベルの組み合わせと、メモリトラン
ジスタのしきい値電圧のレベルの組み合わせにより、前
記表に示される通り、各メモリトランジスタに所望の記
憶情報を設定するとき、すなわち書き込むとき、次に示
す注意が必要である。

すなわち、１ビット情報の１トランジスタがそれぞれ対
応のビット線に接続される従来のものにおいては、０あ
るいは１の１ビットの記憶情報により、対応する１個の
メモリトランジスタのしきい値電圧を決定すればよい
が、上記実施例のように２ビット情報の２個直列接続の
メモリトランジスタを１つの記憶素子群として対応のビ
ット線に接続されるものにおいては、アドレス信号a₀に
より決まる２ビット（a₀が“L"のときと“H"のときの２
通りに相当）分の情報により、２個直列接続のメモリト
ランジスタのしきい値電圧のレベルの組み合わせが４種
類（上記表から明らかなように（E₂、E₂）、（E₁、
E₂）、（E₂、E₁）、（E₁、E₁）の４種類）のうちの一つ
に、一義的に決定されることである。

そして、この４種類のうちの一つの組み合わせのしきい
値電圧の設定方法、すなわち、書き込み方法は、イオン
注入方式によるマスクROMの例で示すと、イオン注入マ
スク製作のコンピュータに予め前記表の組み合わせ表を
覚えさせておき、まず、全部のメモリトランジスタにE₁
のしきい値電圧に設定できる注入量を土台として書き込
みたい４種類のうちの一つにより、E₂のしきい値電圧の
必要なトランジスタのみにイオン注入を加えることがで
きるようにマスクを作る。結局、１枚の注入マスクで１
つの記憶素子群を構成する２個直列接続のメモリトラン
ジスタに対して４種類のなかから１つの組み合わせのし
きい値電圧が設定できるものである。

したがって、上記表から明らかなように、（E₂、E₂）が
書き込まれた場合、アドレス信号a₀が“L"のときも“H"
のときも２個直列接続のメモリトランジスタのどちから
か一方が必ず非導通状態になるため、２個直列接続のメ
モリトランジスタにて構成される記憶素子群のビット線
ノード（言い換えればビットラインb₁）と接地ノードと
の間がOFF状態（非導通状態）になる。

（E₁、E₂）が書き込まれた場合、アドレス信号a₀が“L"
のとき２個直列接続のメモリトランジスタの下側のトラ
ンジスタが非導通状態になるため、記憶素子群のビット
線ノードと接地ノードとの間がOFF状態（非導通状態）
なり、アドレス信号a₀が“H"のとき２個直列接続のメモ
リトランジスタ両者とも導通状態になるため、記憶素子
群のビット線ノードと接地ノードとの間がON状態（導通
状態）になる。

（E₂、E₁）が書き込まれた場合、アドレス信号a₀が“L"
のとき２個直列接続のメモリトランジスタ両者とも導通
状態になるため、記憶素子群のビット線ノードと接地ノ
ードとの間がON状態（導通状態）なり、アドレス信号a₀
が“H"のとき２個直列接続のメモリトランジスタの上側
のトランジスタが非導通状態になるため、記憶素子群の
ビット線ノードと接地ノードとの間がOFF状態（非導通
状態）になる。

（E₁、E₁）が書き込まれた場合、アドレス信号a₀が“L"
のときも“H"のときも２個直列接続のメモリトランジス
タ両者とも導通状態になるため、記憶素子群のビット線
ノードと接地ノードとの間がON状態（導通状態）にな
る。

言い換えれば、アドレスa₀が“L"のとき、２個直列接続
のメモリトランジスタの上側のトランジスタのゲート電
圧はH₁、つまり第２のしきい値電圧より高い電位にされ
るため、上側のメモリトランジスタは設定されたしきい
値電圧にかかわらず導通状態になるので、ビット線ノー
ドと接地ノードとの間に接続された記憶素子群のON、OF
F状態は２個直列接続のメモリトランジスタの下側のト
ランジスタに設定されたしきい値電圧によって決定され
ることになる。したがって、アドレスa₀が“L"のとき
は、下側のメモリトランジスタに設定されたしきい値電
圧、つまり記憶情報がビットラインb₁に読み出されたこ
とと等価になるものである。

一方、アドレスa₀が“H"のとき、２個直列接続のメモリ
トランジスタの下側のトランジスタのゲート電圧はH₁に
されるため、下側のメモリトランジスタは設定されたし
きい値電圧にかかわらず導通状態になるので、ビット線
ノードと接地ノードとの間に接続された記憶素子群のO
N、OFF状態は２個直列接続のメモリトランジスタの上側
のトランジスタに設定されたしきい値電圧によって決定
されることになる。したがって、アドレスa₀が“H"のと
きは、上側のメモリトランジスタに設定されたしきい値
電圧、つまり記憶情報がビットラインb₁に読み出された
ことと等価になるものである。

よって、２個直列接続のメモリトランジスタにて構成さ
れる１個の記憶素子群からは、アドレス信号a₀によって
２ビットの記憶情報が読み出されることになるものであ
る。

次に、非選択ライン、つまり非選択の行に存在する２個
直列接続のメモリトランジスタにて構成される記憶素子
群の動作について説明する。

今、アドレス信号a₀からa_nにより、第１行にある記憶素
子群の２個直列接続のメモリトランジスタが両者とも選
択されなかったとする。すると、NOR回路デコーダの出
力N₁が“L"レベルとなる。この出力N₁の“L"レベルを受
けたゲート電圧発生回路の第１行に対するゲート電圧発
生部を構成するインバータ11は、トランジスタ12のゲー
トに“H"レベルを与えるため、トランジスタ12は導通状
態となり、２個直列接続のメモリトランジスタのゲート
電圧をともに“L"レベルとなる。その結果、２個直列接
続のメモリトランジスタは、設定されたしきい値電圧に
かかわらず、非導通状態になり、ビットラインb₁に接続
され、選択された行に位置する記憶素子群のビットライ
ンb₁への読み出しに対して何ら影響を与えないものであ
る。

このときの“L"レベルは、メモリトランジスタに設定さ
れる低い方、この実施例においては第１のしきい値電圧
E₁＝1Vより低い第１の電位になるように、トランジスタ
12のゲート幅、ゲート長を設定しなければならないもの
である。

このようにワードラインの選択にかかわるアドレス信号
のうちの１つのアドレス信号は、２個直列接続のメモリ
トランジスタのゲートに印加される２種類の電圧の組み
合わせを決めるために使用、結果として２個直列接続の
メモリトランジスタのうちのいずれか一方を選択するた
めに使用され、２個直列接続のメモリトランジスタに対
する２ビットの記憶情報の書き込みは、上記１つのアド
レス信号にかかわる２ビット情報により一義的に決定さ
れる４種類のうちのひとつの書き込み情報をきおくさせ
ることによって行っているものである。

なお、第２図に示した第１行に対応するNOR回路デコー
ダ５のデコーダ部とゲート電圧発生回路６のゲート電圧
発生部とは、上記で述べたことから明らかなように、受
けたアドレス信号a₀〜a_nが対応した行に配設された記憶
素子群のすべてのトランジスタが非選択状態であること
を示すと対応した行に配設されたワード線群のすべての
ワード線W_1a、W_1bの電位をメモリトランジスタの第１の
しきい値電圧E₁より低い第１の電位Ｌにし、受けたアド
レス信号a₀〜a_nが対応した行に配設された記憶素子群の
いずれかのメモリトランジスタが選択状態であることを
示すと対応した行に配設されたワード線群における選択
されるトランジスタのゲート電極に接続されたワード線
の電位をメモリトランジスタの第１のしきい値電圧E₁と
第２のしきい値電圧E₂との間の第２の電位L₁にするとと
もに残りのワード線の電位を第２のしきい値電圧E₂より
高い第３の電位H₁にするワード線選択回路を構成してい
るものである。

なお、第２図に示すゲート電圧発生回路６の回路構成に
ついては一実施例であり、アドレス信号a₀による２個直
列接続のメモリトランジスタのゲート電圧の組み合わせ
については前記表に限定される必要がなく、種々の回路
構成が考えられる。そして、必要なことは、２個直列接
続のメモリトランジスタのゲート電圧としきい値電圧の
組み合わせにより、２ビットの情報が得られればよいも
のである。

なお、他の回路構成の一例として、NAND回路デコーダの
場合の例を第３図に示す。

第３図において、第２図と同一符号のものは相当部分を
示し、b₁はビットライン、W_1a、W_1b、W_2a、W_2bはワード
ライン、a₁、a₂、……a_nはアドレス信号を示す。

この第３図に示す回路例の場合のONおよびOFFの組み合
わせは前記の表と同じになる。

また、メモリトランジスタのしきい値電圧の設定は、第
２図の説明はイオン注入方法で説明したが、しきい値電
圧を変化できる方法であれば、イオン注入方法に限る必
要はないものである。

さらに、前記表の信号の組み合わせおよびＬ、L₁、H₁、
E₁、E₂の電圧レベルの決定も、２ビット情報さえ得られ
れば、種々の組み合わせおよび電圧レベルが考えられ、
同一の効果を有することが可能である。

［発明の効果］この発明は、以上に述べたように、第１のしきい値電圧
または第２のしきい値電圧より高い第２のしきい値電圧
のうちのどちらかのしきい値電圧に設定され、その設定
されたしきい値電圧に基づく記憶情報をもつ記憶素子と
なるトランジスタが複数個直列に接続された直列体を有
する記憶素子群を、複数行、複数列のマトレックス状に
配設し、アドレス信号を受け、受けたアドレス信号が対
応した行に配設された記憶素子群のすべてのトランジス
タが非選択状態であることを示すと対応した行に配設さ
れたワード線群のすべてのワード線の電位を第１のしき
い値電圧より低い第１の電位にし、受けたアドレス信号
が対応した行に配設された記憶素子群のいずれかのトラ
ンジスタが選択状態であることを示すと対応した行に配
設されたワード線群における選択されるトランジスタの
制御電極に接続されたワード線の電位を第１のしきい値
電圧と第２のしきい値電圧との間の第２の電位にすると
ともに残りのワード線の電位を第２のしきい値電圧より
高い第３の電位にするワード線選択回路を、複数行に配
設したので、ビット線に接続するためのコンタクトホー
ルが記憶素子群を構成する複数のトランジスタに対して
１個ですみ、コンタクトホールの減少を図れ、メモリア
レイ面積を縮小できるとともにコンタクトホールに起因
する不良を減少でき、しかも、記憶素子群のすべてのト
ランジスタが非選択状態である場合には対応のワード線
選択回路によってすべてのトランジスタが設定されたし
きい値電圧にかかわらず非導通状態にされるため、その
記憶素子群を直接対応のビット線に接続しても対応のビ
ット線に対して何ら影響を及ぼさず、この点からもメモ
リアレイ面積の縮小化が図れるという効果を有するもの
である。

【図面の簡単な説明】

第１図はこの発明による半導体記憶装置の一実施例を示
す図、第２図はこの発明の要部を抽出して示した回路
図、第３図はこの発明の他の実施例を示す回路図、第４
図は従来の半導体記憶装置の例を示す図である。１…メモリトランジスタチャネル領域、２…コンタクト
ホール、３…ドレイン拡散層、４…ソース拡散層、５…
NOR回路デコーダ、６…ケート電圧発生回路、７…NAND
回路インバータ、９、11…インバータ、12…トランジス
タ、b₁〜b₆…ビットライン、W_1a、W_1b〜W_4a、W_4b…ワー
ドライン、S₁…ソース金属配線。

Claims

【特許請求の範囲】

【請求項１】複数行、複数列のマトリックス状に配設さ
れ、それぞれが、ビット線ノードと、接地ノードと、第
１のしきい値電圧またはこの第１のしきい値電圧より高
い第２のしきい値電圧のうちのどちらかのしきい値電圧
に設定され、その設定されたしきい値電圧に基づく記憶
情報をもつ記憶素子となるトランジスタが複数個直列に
接続された直列体とを有し、各直列体が直接対応のビッ
ト線ノードと接地ノードとの間に接続される複数の記憶
素子群、複数列に配設され、それぞれが対応した列に配設された
複数の記憶素子群のビット線ノードに直接接続される複
数のビット線、複数行に配設され、それぞれが、対応した行に配設され
た複数の記憶素子群の対応したトランジスタの制御電極
にそれぞれ接続される複数のワード線を有した複数のワ
ード線群、複数行に配設され、それぞれが、アドレス信号を受け、
受けたアドレス信号が対応した行に配設された記憶素子
群のすべてのトランジスタが非選択状態であることを示
すと対応した行に配設されたワード線群のすべてのワー
ド線の電位を上記第１のしきい値電圧より低い第１の電
位にし、受けたアドレス信号が対応した行に配設された
記憶素子群のいずれかのトランジスタが選択状態である
ことを示すと対応した行に配設されたワード線群におけ
る選択されるトランジスタの制御電極に接続されたワー
ド線の電位を上記第１のしきい値電圧と上記第２のしき
い値電圧との間の第２の電位にするとともに残りのワー
ド線の電位を上記第２のしきい値電圧より高い第３の電
位にする複数のワード線選択回路を備えた半導体記憶装
置。
【請求項２】各ビット線は、対応した列の列方向に隣接
して配設された２つの記憶素子群のビット線ノードに対
して共通なコンタクトホールを介して接続されているこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。