JPH0434234B2 - - Google Patents
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- JPH0434234B2 JPH0434234B2 JP61007352A JP735286A JPH0434234B2 JP H0434234 B2 JPH0434234 B2 JP H0434234B2 JP 61007352 A JP61007352 A JP 61007352A JP 735286 A JP735286 A JP 735286A JP H0434234 B2 JPH0434234 B2 JP H0434234B2
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- Japan
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- word line
- word lines
- word
- drive circuit
- lines
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- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は複数の行選択信号線（以下ワード線と
いう）を有する半導体集積回路装置に関し、特に
は選択されたワード線の電位変化が他の非選択ワ
ード線の電位まで変化させることを防止した半導
体集積回路装置に関する。
いう）を有する半導体集積回路装置に関し、特に
は選択されたワード線の電位変化が他の非選択ワ
ード線の電位まで変化させることを防止した半導
体集積回路装置に関する。
〈従来の技術〉
例えば半導体メモリ装置は、同一半導体チツプ
内にマトリクス状に多数のメモリセルが配置さ
れ、アドレス信号を与えて所望のメモリセルを選
択することによつて、該当メモリセルに情報を書
込んだり、或いは格納されている情報が読出され
る。
内にマトリクス状に多数のメモリセルが配置さ
れ、アドレス信号を与えて所望のメモリセルを選
択することによつて、該当メモリセルに情報を書
込んだり、或いは格納されている情報が読出され
る。
第２図はこの種の半導体集積回路に従来から一
般に用いられているワード線（行選択信号線）の
選択回路で、多数のワード線W1，W2……（本実
施例では４本のワード線W1〜W4とする）が互い
に平行に配置され、各ワード線W1〜W4に夫々多
数のメモリセルが接続されている。
般に用いられているワード線（行選択信号線）の
選択回路で、多数のワード線W1，W2……（本実
施例では４本のワード線W1〜W4とする）が互い
に平行に配置され、各ワード線W1〜W4に夫々多
数のメモリセルが接続されている。
上記ワード線群から所望のワード線を選択する
ためのワード線選択回路は、各ワード線W1〜W4
の一端をMOSトランジスタT11〜T14及びT21〜
T24に接続し、MOSトランジスタT11〜T14の他
端を接地すると共にゲートを行デコーダP1，P2
のナンド出力に接続し、他方のMOSトランジス
タT21〜T24の他端を一方のワード線駆動回路D1，
D2に接続して構成されている。尚上記MOSトラ
ンジスタT21〜T24のゲートは負荷となるMOSト
ランジスタを介してインバータI1，I2の出力に接
続されている。該インバータI1，I2の入力は上記
ナンドゲートP1，P2の出力が与えられている。
ためのワード線選択回路は、各ワード線W1〜W4
の一端をMOSトランジスタT11〜T14及びT21〜
T24に接続し、MOSトランジスタT11〜T14の他
端を接地すると共にゲートを行デコーダP1，P2
のナンド出力に接続し、他方のMOSトランジス
タT21〜T24の他端を一方のワード線駆動回路D1，
D2に接続して構成されている。尚上記MOSトラ
ンジスタT21〜T24のゲートは負荷となるMOSト
ランジスタを介してインバータI1，I2の出力に接
続されている。該インバータI1，I2の入力は上記
ナンドゲートP1，P2の出力が与えられている。
上述のようなワード線群は、例えば隣接する２
本を１組W1，W2，W3，W4にして同じ組のワー
ド線には行デコーダを構成するナンドゲートP1，
P2の同一ナンドゲートから出力信号がMOSトラ
ンジスタT11，T12，T13，T14のゲートに、また
インバータI1，I2を介した反転出力信号がMOSト
ランジスタT21，T22，T23，T24のゲートに夫々
与えられている。上記各ワード線の一端は各組の
一方W1，W3が第１ワード線駆動回路D1に他方
W2，W4が第２ワード線駆動回路D2に夫々接続さ
れている。
本を１組W1，W2，W3，W4にして同じ組のワー
ド線には行デコーダを構成するナンドゲートP1，
P2の同一ナンドゲートから出力信号がMOSトラ
ンジスタT11，T12，T13，T14のゲートに、また
インバータI1，I2を介した反転出力信号がMOSト
ランジスタT21，T22，T23，T24のゲートに夫々
与えられている。上記各ワード線の一端は各組の
一方W1，W3が第１ワード線駆動回路D1に他方
W2，W4が第２ワード線駆動回路D2に夫々接続さ
れている。
上記構成の回路において、ワード線W2を選択
する場合を挙げて動作を説明する。
する場合を挙げて動作を説明する。
まず初期状態では、ナンドゲートP1，P2の出
力はいずれも高レベル、インバータI1，I2の出力
は低レベル、ワード線駆動回路D1，D2の出力も
また低レベルに設定されている。
力はいずれも高レベル、インバータI1，I2の出力
は低レベル、ワード線駆動回路D1，D2の出力も
また低レベルに設定されている。
次にワード線W2を選択する状態では、ワード
線W2に接続されている行デコーダP1の出力が低
レベルに変化し、従つてインバータI1の出力は高
レベルに変化してMOSトランジスタT21及び
MOSトランジスタT22がオンになる。その後第２
ワード線駆動回路D2から選択のための高レベル
信号が出力され、該高レベル信号がMOSトラン
ジスタT12を通つてワード線W2を高レベルに駆動
する。
線W2に接続されている行デコーダP1の出力が低
レベルに変化し、従つてインバータI1の出力は高
レベルに変化してMOSトランジスタT21及び
MOSトランジスタT22がオンになる。その後第２
ワード線駆動回路D2から選択のための高レベル
信号が出力され、該高レベル信号がMOSトラン
ジスタT12を通つてワード線W2を高レベルに駆動
する。
〈発明が解決しようとする問題点〉
このとき同一ナンドゲートP1の出力が与えら
れるワード線W1はMOSトランジスタT21を介し
て第１ワード線駆動回路D1により、またナンド
ゲートP2の出力が与えられる他のワード線W3，
W4は夫々MOSトランジスタT13，T14を介して低
レベルに固定される。従つて上記選択動作によつ
てワード線W2が高レベルに変化しても、近隣の
ワード線W1，W3，W4の電位が線間容量のため
に浮き上るようなことはない。
れるワード線W1はMOSトランジスタT21を介し
て第１ワード線駆動回路D1により、またナンド
ゲートP2の出力が与えられる他のワード線W3，
W4は夫々MOSトランジスタT13，T14を介して低
レベルに固定される。従つて上記選択動作によつ
てワード線W2が高レベルに変化しても、近隣の
ワード線W1，W3，W4の電位が線間容量のため
に浮き上るようなことはない。
しかし上述のような構成をもつ回路を実際に設
計する場合、ワード線の間隔はメモリセル等の大
きさで制限されるため、限られたスペースに
MOSトランジスタT11〜T14を配置し且つこれら
のゲートにナンドゲートP1，P2から信号を与え
るための配線を施こすことは難しい。特に近年の
DRAMのようにメモリセル形状が極めて小さく
なる構造では、ワード線間隔もそれに伴つて狭く
ならざるを得ず、MOSトランジスタT11〜T14を
配置することは一層困難になつている。
計する場合、ワード線の間隔はメモリセル等の大
きさで制限されるため、限られたスペースに
MOSトランジスタT11〜T14を配置し且つこれら
のゲートにナンドゲートP1，P2から信号を与え
るための配線を施こすことは難しい。特に近年の
DRAMのようにメモリセル形状が極めて小さく
なる構造では、ワード線間隔もそれに伴つて狭く
ならざるを得ず、MOSトランジスタT11〜T14を
配置することは一層困難になつている。
〈問題点を解決するための手段〉
本発明は上記従来装置の問題点に鑑みてなされ
たもので、狭いワード線間隔をもつ構造の回路構
成でもレイアウトすることができ、且つ線間容量
のために非選択ワード線の電位が選択ワード線の
電位に影響されることを阻止した行選択回路をも
つ半導体集積回路を提供する。
たもので、狭いワード線間隔をもつ構造の回路構
成でもレイアウトすることができ、且つ線間容量
のために非選択ワード線の電位が選択ワード線の
電位に影響されることを阻止した行選択回路をも
つ半導体集積回路を提供する。
本発明の半導体集積回路装置は、アドレス信号
に基づいて選択的に、一のワード線駆動回路が選
択電位を出力し、他のワード線駆動回路が非選択
電位を出力する、複数のワード線駆動回路と、デ
コーダよりの出力に基づいてオン・オフ制御され
るトランジスタであつて、選択ワード線群の各ワ
ード線を、それぞれ対応する上記ワード線駆動回
路の出力に接続し、非選択ワード線群の各ワード
線と、上記ワード線駆動回路間を遮断する複数の
トランジスタとを備えて、複数のワード線から一
のワード線を選択して動作させる半導体集積回路
装置において、上記ワード線がそのゲートに接続
され、そのソース及びドレインが、それぞれ同一
ワード線群内の他のワード線、及び隣接ワード線
群内の隣接ワード線に接続されたトランジスタを
設け、選択ワード線群内の選択ワード線に隣接す
る非選択ワード線群内の隣接ワード線を、選択ワ
ード線群内の非選択ワード線に接続することによ
り、その電位を非選択電位に設定する構成とした
ことを特徴とするものである。
に基づいて選択的に、一のワード線駆動回路が選
択電位を出力し、他のワード線駆動回路が非選択
電位を出力する、複数のワード線駆動回路と、デ
コーダよりの出力に基づいてオン・オフ制御され
るトランジスタであつて、選択ワード線群の各ワ
ード線を、それぞれ対応する上記ワード線駆動回
路の出力に接続し、非選択ワード線群の各ワード
線と、上記ワード線駆動回路間を遮断する複数の
トランジスタとを備えて、複数のワード線から一
のワード線を選択して動作させる半導体集積回路
装置において、上記ワード線がそのゲートに接続
され、そのソース及びドレインが、それぞれ同一
ワード線群内の他のワード線、及び隣接ワード線
群内の隣接ワード線に接続されたトランジスタを
設け、選択ワード線群内の選択ワード線に隣接す
る非選択ワード線群内の隣接ワード線を、選択ワ
ード線群内の非選択ワード線に接続することによ
り、その電位を非選択電位に設定する構成とした
ことを特徴とするものである。
〈作用〉
選択ワード線が選択された状態で、この選択信
号によつて、ゲートがワード線に接続された
MOSトランジスタはオンする。一方選択ワード
線に隣接する非選択ワード線は少なくとも一方の
ワード線に与えられている固定電位を上記オンし
たMOSトランジスタを介して他方の非選択ワー
ド線に印加することで同じ固定電位にもたらし、
両非選択ワード線の固定電位によつて選択ワード
線を電気的にシールドする。
号によつて、ゲートがワード線に接続された
MOSトランジスタはオンする。一方選択ワード
線に隣接する非選択ワード線は少なくとも一方の
ワード線に与えられている固定電位を上記オンし
たMOSトランジスタを介して他方の非選択ワー
ド線に印加することで同じ固定電位にもたらし、
両非選択ワード線の固定電位によつて選択ワード
線を電気的にシールドする。
従つてたとえ選択ワード線の電位が変化して
も、線間容量による影響は非選択ワード線に出現
する惧れはない。またワード線を選択、非選択す
るためのMOSトランジスタは、ゲート、ソース
及びドレインの夫々が、互いに隣接するワード線
に接続すれば済むため、MOSトランジスタに接
続する配線はワード線間を這わせる必要もほとん
どなく、パターンのレイアウトに対する負担が著
しく軽減される。
も、線間容量による影響は非選択ワード線に出現
する惧れはない。またワード線を選択、非選択す
るためのMOSトランジスタは、ゲート、ソース
及びドレインの夫々が、互いに隣接するワード線
に接続すれば済むため、MOSトランジスタに接
続する配線はワード線間を這わせる必要もほとん
どなく、パターンのレイアウトに対する負担が著
しく軽減される。
〈実施例〉
第１図において、メモリセル等の単位回路がマ
トリクス状に多数個配列された集積回路におい
て、所望の単位回路を行及び列を指定することに
よつて選択するために選択回路が設けられてい
る。本実施例では、特に複数の行選択信号線（ワ
ード線）から１本のワード線を選択するための回
路を挙げて説明する。
トリクス状に多数個配列された集積回路におい
て、所望の単位回路を行及び列を指定することに
よつて選択するために選択回路が設けられてい
る。本実施例では、特に複数の行選択信号線（ワ
ード線）から１本のワード線を選択するための回
路を挙げて説明する。
互いにほぼ平行に配置されたワード線W1，W2
……は、夫々一端側がMOSトランジスタT21，
T22……を介して第１ワード線駆動回路D1或いは
第２ワード線駆動回路D2のいずれかに接続され
ている。上記各MOSトランジスタT21，T22，
T23……のゲートは夫々負荷となるMOSトランジ
スタを介して行デコーダの出力端に接続されてい
る。即ち本実施例では、第１及び第２ワード線駆
動回路D1，D2による２個のワード線駆動回路を
用いて２群に分割する構成を採ることから、夫々
のワード線駆動回路D1，D2に接続された２本の
ワード線W1，W2，W3，W4……を組にして、各
組毎に同一の行デコーダ出力Q1，Q2が与えられ
る。該行デコーダ出力Q1，Q2……は夫々ナンド
ゲートの出力をインバータで反転した信号として
上記MOSトランジスタT21，T22……のゲートに
与えられる。
……は、夫々一端側がMOSトランジスタT21，
T22……を介して第１ワード線駆動回路D1或いは
第２ワード線駆動回路D2のいずれかに接続され
ている。上記各MOSトランジスタT21，T22，
T23……のゲートは夫々負荷となるMOSトランジ
スタを介して行デコーダの出力端に接続されてい
る。即ち本実施例では、第１及び第２ワード線駆
動回路D1，D2による２個のワード線駆動回路を
用いて２群に分割する構成を採ることから、夫々
のワード線駆動回路D1，D2に接続された２本の
ワード線W1，W2，W3，W4……を組にして、各
組毎に同一の行デコーダ出力Q1，Q2が与えられ
る。該行デコーダ出力Q1，Q2……は夫々ナンド
ゲートの出力をインバータで反転した信号として
上記MOSトランジスタT21，T22……のゲートに
与えられる。
上記ワード線W1，W2……の夫々に対して、該
ワード線W1，W2……がゲートに接続された
MOSトランジスタT31，T32……が設けられてい
る。該MOSトランジスタT31，T32……の夫々ソ
ース及びドレイン側は該当MOSトランジスタT3i
（ｉ＝１，２……）が接続されたワード線Wiに隣
接する他のワード線Wi-1，Wi+1に接続される。
即ち近接する３本のワード線Wi-1，Wi，Wi+1が
組になつて、MOSトランジスタT3iのソース、ゲ
ート、ドレインに夫々接続される。従つて例えば
ワード線Wi+1においては、ワード線Wi+1はMOS
トランジスタT3i+1のゲートに接続され、該MOS
トランジスタT3i+1のソースはワード線Wi+1に、
ドレインはワード線Ti+2に接続される。上述のよ
うに各ワード線にゲートが接続されたMOSトラ
ンジスタT31，T32……が設けられるが、平行に
配置されたワード線に対して、最も外側に位置す
るワード線にゲートが接続されたMOSトランジ
スタT31，T3oについては、ワード線W2，Wo-1に
接続されないソース又はドレインが接地レベルの
固定電位に接続される。
ワード線W1，W2……がゲートに接続された
MOSトランジスタT31，T32……が設けられてい
る。該MOSトランジスタT31，T32……の夫々ソ
ース及びドレイン側は該当MOSトランジスタT3i
（ｉ＝１，２……）が接続されたワード線Wiに隣
接する他のワード線Wi-1，Wi+1に接続される。
即ち近接する３本のワード線Wi-1，Wi，Wi+1が
組になつて、MOSトランジスタT3iのソース、ゲ
ート、ドレインに夫々接続される。従つて例えば
ワード線Wi+1においては、ワード線Wi+1はMOS
トランジスタT3i+1のゲートに接続され、該MOS
トランジスタT3i+1のソースはワード線Wi+1に、
ドレインはワード線Ti+2に接続される。上述のよ
うに各ワード線にゲートが接続されたMOSトラ
ンジスタT31，T32……が設けられるが、平行に
配置されたワード線に対して、最も外側に位置す
るワード線にゲートが接続されたMOSトランジ
スタT31，T3oについては、ワード線W2，Wo-1に
接続されないソース又はドレインが接地レベルの
固定電位に接続される。
上記回路構成において、ワード線W1〜Woにゲ
ートが接続されたMOSトランジスタT31〜T3o
は、ワード線W1〜Woを駆動するための行デコー
ダを配置した端と相対する側の端に位置させるこ
とが望ましい。
ートが接続されたMOSトランジスタT31〜T3o
は、ワード線W1〜Woを駆動するための行デコー
ダを配置した端と相対する側の端に位置させるこ
とが望ましい。
上記２個のワード線駆動回路D1，D2は、選択
されるワード線が接続された側のワード線駆動回
路がワード線を駆動するために必要なレベルの電
位を印加するのに対して、他方のワード線駆動回
路は、非選択ワード線を所定の固定電位に保持す
るための電位を出力する。
されるワード線が接続された側のワード線駆動回
路がワード線を駆動するために必要なレベルの電
位を印加するのに対して、他方のワード線駆動回
路は、非選択ワード線を所定の固定電位に保持す
るための電位を出力する。
次に上記回路の動作を、ワード線W2を選択す
る場合を挙げて説明する。
る場合を挙げて説明する。
まず初期状態では、行デコーダにおける各イン
バータの出力Q1，Q2……は低レベル、更にワー
ド線駆動回路D1，D2の出力もまた低レベルに設
定される。次に選択動作においては、選択される
ワード線W2に接続された行デコーダの出力Q1が
高レベルになり、従つてMOSトランジスタT21，
T22がオンに変化する。その後第２ワード線駆動
回路D2から高レベルの出力が導出され、オンし
ているMOSトランジスタT22を介してワード線
W2は高レベルに駆動される。ワード線W2に高レ
ベルが印加されることからMOSトランジスタT32
がオンになり、ソース・ドレインを介してワード
線W1とワード線W3間が導通状態になる。
バータの出力Q1，Q2……は低レベル、更にワー
ド線駆動回路D1，D2の出力もまた低レベルに設
定される。次に選択動作においては、選択される
ワード線W2に接続された行デコーダの出力Q1が
高レベルになり、従つてMOSトランジスタT21，
T22がオンに変化する。その後第２ワード線駆動
回路D2から高レベルの出力が導出され、オンし
ているMOSトランジスタT22を介してワード線
W2は高レベルに駆動される。ワード線W2に高レ
ベルが印加されることからMOSトランジスタT32
がオンになり、ソース・ドレインを介してワード
線W1とワード線W3間が導通状態になる。
処でワード線W1は、MOSトランジスタT21が
オンしていることから第１ワード線駆動回路D1
による低レベルの電位に固定され、従つて選択さ
れたワード線W2のレベルが高レベルに変化して
も影響を受けることはない。一方ワード線W3は
上述のようにMOSトランジスタT32を介してワー
ド線W1に接続されることから、ワード線W3もま
たワード線W1と同じ低レベルに固定されること
になり、同様に選択ワード線W2の影響を受ける
惧れがない。即ち選択ワード線W2は隣接する非
選択ワード線W1，W3によつて電気的にシールド
される。従つて非選択ワード線W1，W3によつて
選択ワード線W2から更に隔てられた他の非選択
ワード線W4……は、上記電気的シールド効果に
よつてワード線W2の影響を受けることはほとん
どない。
オンしていることから第１ワード線駆動回路D1
による低レベルの電位に固定され、従つて選択さ
れたワード線W2のレベルが高レベルに変化して
も影響を受けることはない。一方ワード線W3は
上述のようにMOSトランジスタT32を介してワー
ド線W1に接続されることから、ワード線W3もま
たワード線W1と同じ低レベルに固定されること
になり、同様に選択ワード線W2の影響を受ける
惧れがない。即ち選択ワード線W2は隣接する非
選択ワード線W1，W3によつて電気的にシールド
される。従つて非選択ワード線W1，W3によつて
選択ワード線W2から更に隔てられた他の非選択
ワード線W4……は、上記電気的シールド効果に
よつてワード線W2の影響を受けることはほとん
どない。
尚、最も外側に位置するワード線W1，Woにつ
いてはMOSトランジスタT31，T3oのソース或い
はドレインが接地されていることから同様の効果
を得ることができる。
いてはMOSトランジスタT31，T3oのソース或い
はドレインが接地されていることから同様の効果
を得ることができる。
上述のように複数のワード線を備え、所望のワ
ード線を選択して駆動する集積回路において、選
択ワード線の電位変化の影響を非選択ワード線に
及ぼすことなく選択することができる。このとき
非選択ワード線を固定電位に保持するための
MOSトランジスタT31，T32……は、ゲート、ソ
ース及びドレインが夫々近隣のワード線に接続し
て構成されているため、ワード線間を這う配線を
ほとんど必要としなくなる。
ード線を選択して駆動する集積回路において、選
択ワード線の電位変化の影響を非選択ワード線に
及ぼすことなく選択することができる。このとき
非選択ワード線を固定電位に保持するための
MOSトランジスタT31，T32……は、ゲート、ソ
ース及びドレインが夫々近隣のワード線に接続し
て構成されているため、ワード線間を這う配線を
ほとんど必要としなくなる。
上記実施例は２本のワード線を組にして、組内
のワード線には行デコーダ出力を与える回路を挙
げて説明したが、任意の複数本を組にして構成す
ることができる。但しこの場合１つの組に含まれ
るワード線本数に対応した数のワード線駆動回路
が必要になる。
のワード線には行デコーダ出力を与える回路を挙
げて説明したが、任意の複数本を組にして構成す
ることができる。但しこの場合１つの組に含まれ
るワード線本数に対応した数のワード線駆動回路
が必要になる。
〈発明の効果〉
以上本発明によれば、線間容量の影響をほとん
ど受けることなく複数のワード線から所望のワー
ド線を選択することができ、集積回路における選
択動作の信頼性を保持することができる。またパ
ターンレイアウトの面からもほとんど負担を掛け
ることがなく、微細加工技術によつて高密度に集
積化された回路に対しても適用することができ
る。
ど受けることなく複数のワード線から所望のワー
ド線を選択することができ、集積回路における選
択動作の信頼性を保持することができる。またパ
ターンレイアウトの面からもほとんど負担を掛け
ることがなく、微細加工技術によつて高密度に集
積化された回路に対しても適用することができ
る。
第１図は本発明による一実施例を示すメモリ装
置の行選択回路図、第２図は従来の行選択回路図
である。 W1，W2……Wo：ワード線、T21，T22……，
T31，T32……T3o：MOSトランジスタ、Q1，Q2
……：行デコーダ出力、D1，D2……：ワード線
駆動回路。
置の行選択回路図、第２図は従来の行選択回路図
である。 W1，W2……Wo：ワード線、T21，T22……，
T31，T32……T3o：MOSトランジスタ、Q1，Q2
……：行デコーダ出力、D1，D2……：ワード線
駆動回路。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号に基づいて選択的に一のワード
線駆動回路が選択電位を出力し、他のワード線駆
動回路が非選択電位を出力する、複数のワード線
駆動回路と、 デコーダよりの出力に基づいてオン・オフ制御
されるトランジスタであつて、選択ワード線群の
各ワード線を、それぞれ対応する上記ワード線駆
動回路の出力に接続し、非選択ワード線群の各ワ
ード線と、上記ワード線駆動回路間を遮断する複
数のトランジスタを備えて、 複数のワード線から一のワード線を選択して動
作させる半導体集積回路装置において、 上記ワード線がそのゲートに接続され、そのソ
ース及びドレインが、それぞれ同一ワード線群内
の他のワード線、及び隣接ワード線群内の隣接ワ
ード線に接続されたトランジスタを設け、 選択ワード線群内の選択ワード線に隣接する非
選択ワード線群内の隣接ワード線を、選択ワード
線群内の非選択ワード線に接続することにより、
その電位を非選択電位に設定する構成としたこと
を特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007352A JPS62165788A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
| US07/001,920 US4757218A (en) | 1986-01-16 | 1987-01-08 | Semiconductor IC device with word lines shielded from voltage changes in adjacent lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007352A JPS62165788A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165788A JPS62165788A (ja) | 1987-07-22 |
| JPH0434234B2 true JPH0434234B2 (ja) | 1992-06-05 |
Family
ID=11663560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007352A Granted JPS62165788A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPS62165788A (ja) |
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| GB2527363B (en) * | 2014-06-20 | 2019-06-19 | Advanced Risc Mach Ltd | Read assist techniques in a memory device |
Citations (1)
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|---|---|---|---|---|
| JPS5960794A (ja) * | 1982-09-29 | 1984-04-06 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
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| US4620299A (en) * | 1985-03-04 | 1986-10-28 | Motorola, Inc. | Row decoder |
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1986
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1987
- 1987-01-08 US US07/001,920 patent/US4757218A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960794A (ja) * | 1982-09-29 | 1984-04-06 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62165788A (ja) | 1987-07-22 |
| US4757218A (en) | 1988-07-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |