JPS62175499U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案の一実施例を示す回路図、第２
図は第１図に示す画像用メモリ制御回路のタイム
チヤートである。 １，２……フリツプフロツプ、３，４，５，６
……ＮＡＮＤゲート、７，８……メモリ、ａ……
データ終了信号、ｂ……クロツク信号、ｃ……書
込み／読出し制御信号、ｌ……ｃ信号の反転信号
、ｄ……メモリ７書込選択信号、ｅ……メモリ８
書込選択信号、ｆ……メモリ７読出選択信号、ｇ
……メモリ８読出選択信号。 Figure 1 is a circuit diagram showing one embodiment of the present invention;
The figure is a time chart of the image memory control circuit shown in FIG. 1, 2...flip flop, 3, 4, 5, 6
...NAND gate, 7, 8...Memory, a...
Data end signal, b...Clock signal, c...Write/read control signal, l...Inverted signal of c signal, d...Memory 7 write selection signal, e...Memory 8
Write selection signal, f...Memory 7 read selection signal, g
...Memory 8 read selection signal.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] データ終了信号の立上がりが入力される毎に第
１出力と第２出力のレベルが反転する第１のフリ
ツプフロツプと、前記第１のフリツプフロツプか
らの第１出力とクロツク信号と書込み時にローレ
ベルである書込み／読出し制御信号の反転した信
号が入力される第１ＮＡＮＤゲートと、前記第１
のフリツプフロツプからの第２出力と、クロツク
信号と前記書込み／読出し制御信号の反転した信
号が入力される第２ＮＡＮＤゲートと、前記第１
フリツプフロツプの第１出力が入力され前記書込
み／読出し制御信号の立上がりが入力されたとき
入力信号と同じレベルの信号を第１出力へ、入力
信号の反転信号を第２出力へ出力する第２のフリ
ツプフロツプと、前記第２フリツプフロツプの第
１出力と読出し時に、ハイレベルである書込み／
読出し制御信号が入力される第３ＮＡＮＤゲート
と、前記第２のフリツプフロツプの第２出力と前
記書込み／読出し制御信号が入力される第４ＮＡ
ＮＤゲートと、前記第１ＮＡＮＤゲートの出力が
ライトイネーブル端子に前記第３ＮＡＮＤゲート
の出力がアウトプツトイネーブル端子に接続され
た第１のメモリと、前記第２ＮＡＮＤゲートの出
力がライトイネーブル端子と前記第４ＮＡＮＤゲ
ートの出力がアウトプツトイネーブル端子に接続
された第２のメモリとを含むことを特徴とする画
像用メモリ制御回路。 a first flip-flop whose first and second output levels are inverted each time a rising edge of a data end signal is input; a first output from the first flip-flop; a clock signal; /a first NAND gate to which an inverted signal of the read control signal is input;
a second output from the flip-flop, a second NAND gate to which a clock signal and an inverted signal of the write/read control signal are input;
a second flip-flop that receives the first output of the flip-flop and outputs a signal at the same level as the input signal to the first output and an inverted signal of the input signal to the second output when the rising edge of the write/read control signal is input; and the first output of the second flip-flop and the write/write signal which is at a high level during reading.
a third NAND gate to which a read control signal is input; a fourth NAND gate to which a second output of the second flip-flop and the write/read control signal are input;
an ND gate, a first memory in which the output of the first NAND gate is connected to a write enable terminal, the output of the third NAND gate is connected to an output enable terminal, and the output of the second NAND gate is connected to a write enable terminal and the fourth NAND gate; and a second memory having an output of the gate connected to an output enable terminal.