JP2781651B2 - Ｉｃメモリ回路 - Google Patents
Ｉｃメモリ回路Info
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- JP2781651B2 JP2781651B2 JP2276058A JP27605890A JP2781651B2 JP 2781651 B2 JP2781651 B2 JP 2781651B2 JP 2276058 A JP2276058 A JP 2276058A JP 27605890 A JP27605890 A JP 27605890A JP 2781651 B2 JP2781651 B2 JP 2781651B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICメモリ回路に係り、特に非同期型ICメモリ
の電源,GNDラインのノイズまた入力信号ノイズ除去回路
に関する。
の電源,GNDラインのノイズまた入力信号ノイズ除去回路
に関する。
従来、ICメモリ（SRAM,EPROM,マスクROM,EEPROMな
ど）において、出力負荷容量の充放電によるGND変動に
より、入力バッファが入力信号の変化として受け、これ
により出力データの誤動作を生じることがあり、この対
策として、昭和62年実用新案登録願第191831号がある。
また出力バッファの対策として、昭和63年特許願305214
号がある。
ど）において、出力負荷容量の充放電によるGND変動に
より、入力バッファが入力信号の変化として受け、これ
により出力データの誤動作を生じることがあり、この対
策として、昭和62年実用新案登録願第191831号がある。
また出力バッファの対策として、昭和63年特許願305214
号がある。
前述した従来のGNDノイズ対策として、入力バッファ
の入力に抵抗Ｒと容量Ｃとを入れたものがあり、この対
応では、入力部のRCによる時間遅れ、及び入力容量規格
の制限があり、ノイズ幅が大きいとその対策が十分でき
ない欠点があった。また出力バッファにおけるGNDノイ
ズ対策は、出力バッファの遅れが大きくなる欠点があ
り、今日超高速のICメモリにおいては特にスピードを犠
牲にする対策は問題があった。特に、出力ビット数の多
い高速のICメモリにおいては、出力の負荷容量の充放電
電流が大きくなり、このためGNDラインの変動が大きく
なる。従って、相対的に入力レベル変動として誤動作す
る問題が大きくなっている。
の入力に抵抗Ｒと容量Ｃとを入れたものがあり、この対
応では、入力部のRCによる時間遅れ、及び入力容量規格
の制限があり、ノイズ幅が大きいとその対策が十分でき
ない欠点があった。また出力バッファにおけるGNDノイ
ズ対策は、出力バッファの遅れが大きくなる欠点があ
り、今日超高速のICメモリにおいては特にスピードを犠
牲にする対策は問題があった。特に、出力ビット数の多
い高速のICメモリにおいては、出力の負荷容量の充放電
電流が大きくなり、このためGNDラインの変動が大きく
なる。従って、相対的に入力レベル変動として誤動作す
る問題が大きくなっている。
本発明の目的は、前記欠点が解決され、時間遅れやGN
Dラインの変動が少なく、ノイズを抑制できるようにし
たICメモリ回路を提供することにある。
Dラインの変動が少なく、ノイズを抑制できるようにし
たICメモリ回路を提供することにある。
本発明のICメモリ回路は、半導体非同期型のICメモリ
と、アドレス入力信号の全部または一部より信号の変化
を検出する回路と、メモリアクセス時間以内まで前アド
レスのデータ出力を変化させずに保持する回路とを備え
たことを特徴とする。
と、アドレス入力信号の全部または一部より信号の変化
を検出する回路と、メモリアクセス時間以内まで前アド
レスのデータ出力を変化させずに保持する回路とを備え
たことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のICメモリ回路を示すブロ
ック図である。第１図において、本実施例のICメモリ回
路は、アドレス入力端子A0,A1,…Anの入力バッファ1,X
デコーダ2,Yデコーダ3,メモリセル部4,Yセレクタ5,セン
ス増幅器（アンプ）6,アドレス入力信号変化検出回路と
ラッチ制御回路7,出力データラッチ部8,出力バッファ9,
出力端子D0,D1,…Dkを含み、構成される。
ック図である。第１図において、本実施例のICメモリ回
路は、アドレス入力端子A0,A1,…Anの入力バッファ1,X
デコーダ2,Yデコーダ3,メモリセル部4,Yセレクタ5,セン
ス増幅器（アンプ）6,アドレス入力信号変化検出回路と
ラッチ制御回路7,出力データラッチ部8,出力バッファ9,
出力端子D0,D1,…Dkを含み、構成される。
第３図は第１図のアドレス入力信号変化検出回路とラ
ッチ制御回路７の一具体例を示す論理回路図である。第
３図において、本回路は、アドレス信号Ａ′ｉ（ｉ＝0,
1,…,n）の変化検出回路部10と、この回路部10の出力を
すべて（ｉ＝0,1,…,n）入力とするNORゲート17と、イ
ンバータ18,19,22と、NORゲート20,21と、４段のディレ
ー回路からなるリセット付き遅れ回路72とを備えてい
る。ここで、変化検出回路部10は、ディレー回路71は、
インバータ11,14,16と、NANDゲート12と、NORゲート13,
15とを有する。
ッチ制御回路７の一具体例を示す論理回路図である。第
３図において、本回路は、アドレス信号Ａ′ｉ（ｉ＝0,
1,…,n）の変化検出回路部10と、この回路部10の出力を
すべて（ｉ＝0,1,…,n）入力とするNORゲート17と、イ
ンバータ18,19,22と、NORゲート20,21と、４段のディレ
ー回路からなるリセット付き遅れ回路72とを備えてい
る。ここで、変化検出回路部10は、ディレー回路71は、
インバータ11,14,16と、NANDゲート12と、NORゲート13,
15とを有する。
第２図に第１図の動作波形を示す。第２図において、
アドレス入力信号A0〜Anの変化を、アドレス入力信号変
化検出回路とラッチ制御回路７で検出し、出力Ｐは高レ
ベルにアクセス期間近く保ち、この出力Ｐの出力高レベ
ルの期間はセンスアンプ６の出力データを、出力Ｐの立
ち上りでラッチ回路８でラッチし、データ出力D0〜D
kは、このラッチデータを出力している。出力Ｐが低レ
ベルになると、センスアンプ６の出力をそのままデータ
出力D0〜Dkに出力する。この出力の変化により、内部GN
Dに変動が生じ、相対的に入力が変化したと入力バッフ
ァ１が受け取り、入力バッファ１の出力が変動し、アド
レス入力信号変化検出回路とラッチ制御回路７が作動
し、出力データをラッチする。ラッチ解除のためには、
アドレスが変化し（GNDノイズによる短い期間で変化
し、また元のアドレスに戻る場合は解除できない）、ア
クセス時間、すなわち入力バッファの出力からセンスア
ンプの出力までの信号遅延時間以上安定に継続したアド
レス信号によって、はじめて解除され、センスアンプ６
の出力をそのまま出力する。
アドレス入力信号A0〜Anの変化を、アドレス入力信号変
化検出回路とラッチ制御回路７で検出し、出力Ｐは高レ
ベルにアクセス期間近く保ち、この出力Ｐの出力高レベ
ルの期間はセンスアンプ６の出力データを、出力Ｐの立
ち上りでラッチ回路８でラッチし、データ出力D0〜D
kは、このラッチデータを出力している。出力Ｐが低レ
ベルになると、センスアンプ６の出力をそのままデータ
出力D0〜Dkに出力する。この出力の変化により、内部GN
Dに変動が生じ、相対的に入力が変化したと入力バッフ
ァ１が受け取り、入力バッファ１の出力が変動し、アド
レス入力信号変化検出回路とラッチ制御回路７が作動
し、出力データをラッチする。ラッチ解除のためには、
アドレスが変化し（GNDノイズによる短い期間で変化
し、また元のアドレスに戻る場合は解除できない）、ア
クセス時間、すなわち入力バッファの出力からセンスア
ンプの出力までの信号遅延時間以上安定に継続したアド
レス信号によって、はじめて解除され、センスアンプ６
の出力をそのまま出力する。
本実施例のICメモリ回路においては、アドレス信号の
変化から次の変化までの期間がメモリアクセス時間より
短く、かつ元のアドレスに戻るアドレス信号の場合、最
初のアドレスのデータをラッチしたままで、ラッチ解除
信号を出さない回路を有しているから、ノイズによる誤
動作することがない。本実施例によれば、アドレス信号
が変化して次の変化までの期間がアクセス時間より短い
場合出力データは以前のラッチ・データを出力し、アド
レス信号が変化して次の変化までの期間がアクセス時間
以上の場合、センスアンプからのデータを出力するよう
に切換える回路を有しており、特にGNDライン変動によ
る短期間の相対的なアドレス入力変動に対し、データを
ラッチしたまま保持し続け、アドレスアクセス時間以上
の安定したアドレス信号入力に対して、ラッチを解除
し、センスアンプからのデータを出力する機能を有する
から、出力データの信頼性が向上する。
変化から次の変化までの期間がメモリアクセス時間より
短く、かつ元のアドレスに戻るアドレス信号の場合、最
初のアドレスのデータをラッチしたままで、ラッチ解除
信号を出さない回路を有しているから、ノイズによる誤
動作することがない。本実施例によれば、アドレス信号
が変化して次の変化までの期間がアクセス時間より短い
場合出力データは以前のラッチ・データを出力し、アド
レス信号が変化して次の変化までの期間がアクセス時間
以上の場合、センスアンプからのデータを出力するよう
に切換える回路を有しており、特にGNDライン変動によ
る短期間の相対的なアドレス入力変動に対し、データを
ラッチしたまま保持し続け、アドレスアクセス時間以上
の安定したアドレス信号入力に対して、ラッチを解除
し、センスアンプからのデータを出力する機能を有する
から、出力データの信頼性が向上する。
以上説明したように、本発明は、特に出力負荷容量を
ドライブする時に電源/GNDラインに流れる大電流による
電源/GNDライン変動により、相対的に入力信号が変化す
る事故に対して、出力データをラッチし、出力の誤動作
を防止する効果がある。
ドライブする時に電源/GNDラインに流れる大電流による
電源/GNDライン変動により、相対的に入力信号が変化す
る事故に対して、出力データをラッチし、出力の誤動作
を防止する効果がある。
第１図は本発明の一実施例のICメモリ回路のブロック
図、第２図は第１図のICメモリ回路の動作を示すタイミ
ング図、第３図は第１図のアドレス信号変化検出回路と
ラッチ制御回路との一例を示す論理回路図である。 １……入力バッファ、２……Ｘデコーダ、３……Ｙデコ
ーダ、４……メモリセル部、５……Ｙセレクタ、６……
センスアンプ、７……アドレス入力信号変化検出回路と
ラッチ制御回路、８……出力データ・ラッチ部、９……
出力バッファ、A0,A1,…,An……アドレス入力端子、D0,
D1,…,Dk……出力端子、71……ディレー（遅れ）回路、
72……リセット付き遅れ回路、10……アドレス信号の変
化検出回路、11,14,16,18,19,22……インバータ、13,1
5,17,20,21……NORゲート、12……NANDゲート。
図、第２図は第１図のICメモリ回路の動作を示すタイミ
ング図、第３図は第１図のアドレス信号変化検出回路と
ラッチ制御回路との一例を示す論理回路図である。 １……入力バッファ、２……Ｘデコーダ、３……Ｙデコ
ーダ、４……メモリセル部、５……Ｙセレクタ、６……
センスアンプ、７……アドレス入力信号変化検出回路と
ラッチ制御回路、８……出力データ・ラッチ部、９……
出力バッファ、A0,A1,…,An……アドレス入力端子、D0,
D1,…,Dk……出力端子、71……ディレー（遅れ）回路、
72……リセット付き遅れ回路、10……アドレス信号の変
化検出回路、11,14,16,18,19,22……インバータ、13,1
5,17,20,21……NORゲート、12……NANDゲート。
Claims (1)
- 【請求項１】アドレス入力信号を入力バッファを介して
メモリセル部に供給し、このメモリセル部から読み出さ
れた信号をセンスアンプにより増幅するICメモリ回路に
おいて、前記センスアンプの出力信号をラッチ信号によ
り所定ラッチ時間ラッチする出力データ・ラッチ部と、
前記アドレス入力信号の変化を前記入力バッファから前
記センスアンプまでの信号遅延時間よりも早く検出する
アドレス入力信号変化検出回路と、このアドレス入力信
号変化検出回路の検出信号を受けて前記ラッチ信号を出
力するラッチ制御回路とを備え、 前記ラッチ制御回路は、前記検出信号によってリセット
されるとともにこの検出信号を前記信号遅延時間より長
く遅延させるリセット付き遅延回路を有し、前記ラッチ
信号を前記検出信号により立ち上り前記リセット付き遅
延回路の出力により立ち下る信号としたことを特徴とす
るICメモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276058A JP2781651B2 (ja) | 1990-10-15 | 1990-10-15 | Ｉｃメモリ回路 |
| KR1019910018003A KR950009226B1 (ko) | 1990-10-15 | 1991-10-14 | 출력 데이타 정보를 잡음으로부터 보호하기 위한 데이타 래칭 유니트를 구비한 비동기 억세스형 반도체 메모리 디바이스 |
| DE69123693T DE69123693T2 (de) | 1990-10-15 | 1991-10-15 | Halbleiterspeicheranordnung von asynchronem Zugrifftyp mit einer Datenverrieglungseinheit zum Abschützen von Ausgangsdaten gegen Störungen |
| EP91117574A EP0481425B1 (en) | 1990-10-15 | 1991-10-15 | Asynchronous access type semiconductor memory device equipped with data latching unit for preventing output data information from noises |
| US07/775,422 US5315559A (en) | 1990-10-15 | 1991-10-15 | Asynchronous access type semiconductor memory device equipped with data latching unit for preventing output data information from noises |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276058A JP2781651B2 (ja) | 1990-10-15 | 1990-10-15 | Ｉｃメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04153989A JPH04153989A (ja) | 1992-05-27 |
| JP2781651B2 true JP2781651B2 (ja) | 1998-07-30 |
Family
ID=17564210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276058A Expired - Lifetime JP2781651B2 (ja) | 1990-10-15 | 1990-10-15 | Ｉｃメモリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5315559A (ja) |
| EP (1) | EP0481425B1 (ja) |
| JP (1) | JP2781651B2 (ja) |
| KR (1) | KR950009226B1 (ja) |
| DE (1) | DE69123693T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960000837B1 (ko) * | 1992-12-02 | 1996-01-13 | 삼성전자주식회사 | 반도체 메모리장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS56165983A (en) * | 1980-05-26 | 1981-12-19 | Toshiba Corp | Semiconductor storage device |
| JPS60254485A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | スタテイツク型半導体記憶装置 |
| JPS615493A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 記憶装置 |
| JPS62173692A (ja) * | 1986-01-28 | 1987-07-30 | Fujitsu Ltd | 半導体集積回路 |
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
| US4959816A (en) * | 1987-12-28 | 1990-09-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US4922461A (en) * | 1988-03-30 | 1990-05-01 | Kabushiki Kaisha Toshiba | Static random access memory with address transition detector |
| JPH0271493A (ja) * | 1988-09-06 | 1990-03-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
-
1990
- 1990-10-15 JP JP2276058A patent/JP2781651B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-14 KR KR1019910018003A patent/KR950009226B1/ko not_active IP Right Cessation
- 1991-10-15 DE DE69123693T patent/DE69123693T2/de not_active Expired - Fee Related
- 1991-10-15 US US07/775,422 patent/US5315559A/en not_active Expired - Fee Related
- 1991-10-15 EP EP91117574A patent/EP0481425B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0481425B1 (en) | 1996-12-18 |
| KR950009226B1 (ko) | 1995-08-18 |
| EP0481425A2 (en) | 1992-04-22 |
| DE69123693T2 (de) | 1997-07-03 |
| DE69123693D1 (de) | 1997-01-30 |
| JPH04153989A (ja) | 1992-05-27 |
| KR920008747A (ko) | 1992-05-28 |
| US5315559A (en) | 1994-05-24 |
| EP0481425A3 (ja) | 1994-12-14 |
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