JPS60139015A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPS60139015A JPS60139015A JP58244533A JP24453383A JPS60139015A JP S60139015 A JPS60139015 A JP S60139015A JP 58244533 A JP58244533 A JP 58244533A JP 24453383 A JP24453383 A JP 24453383A JP S60139015 A JPS60139015 A JP S60139015A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はパルス発生回路に関するものであシ。
特に、はぼ同じタイミンクで逆位相に論理状態が変化す
る相補信号の変化に基づいてパルス信号を発生させる回
路に関する。
る相補信号の変化に基づいてパルス信号を発生させる回
路に関する。
缶）技術の背景及び従来技術と問題点
成る信号の立上シ、又は立下シに同期してパルスを発生
させ、そのパルス信号を制御信号に用いるパルス発生回
路は種々存在するが、回路動作の高速化に伴って高速か
つ確実に信号の立上シ又は立下シに同期し、一定パルス
幅のパルス信号を発生させるパルス発生回路が要望され
ている。
させ、そのパルス信号を制御信号に用いるパルス発生回
路は種々存在するが、回路動作の高速化に伴って高速か
つ確実に信号の立上シ又は立下シに同期し、一定パルス
幅のパルス信号を発生させるパルス発生回路が要望され
ている。
しかしながらこのような高速動作に用いるパルス発生回
路においては入力される相補信号の変化タイミングによ
つてはパルスが発生されないことがある口例えばスタテ
ィックＲＡＭの制御信号に前記パルスを使用するような
場合、従来のパルス発生回路でれ回路動作の安定性を阻
害し、或いは高速動作設計に制限を課している。
路においては入力される相補信号の変化タイミングによ
つてはパルスが発生されないことがある口例えばスタテ
ィックＲＡＭの制御信号に前記パルスを使用するような
場合、従来のパルス発生回路でれ回路動作の安定性を阻
害し、或いは高速動作設計に制限を課している。
入力信号の変化時にパルス信号を発生する回路例として
は１例えば本出願人が先に出願したトリガパルス発生回
路がある（特開昭６７− ｉ８０２２５号公報）０この
回路社単−の入力信号から相補関係にある２つの信号を
作シ出し、これらの変化の過渡期間にパルスを発生させ
るものである。しかしながら、相補信号の変化タイミン
グによっては確実なパルス発生がなされない場合があシ
、設計の自由度に制限が課されていた。
は１例えば本出願人が先に出願したトリガパルス発生回
路がある（特開昭６７− ｉ８０２２５号公報）０この
回路社単−の入力信号から相補関係にある２つの信号を
作シ出し、これらの変化の過渡期間にパルスを発生させ
るものである。しかしながら、相補信号の変化タイミン
グによっては確実なパルス発生がなされない場合があシ
、設計の自由度に制限が課されていた。
（ｃ） 発明の目的
本発明の目的は相補関係にある２つの信号がいかなるタ
イミングで変化しても確実にパルスを発生させ得るパル
ス発生回路を提供することにある。
イミングで変化しても確実にパルスを発生させ得るパル
ス発生回路を提供することにある。
（ｄ） 発明の構成
本発明においては、第１．第２の入力端及び出力端をそ
れぞれ有するａｉ ｌ Ｉ ２ ＊ ３の論理ゲートを
具備し、第１の論理ゲートのＩＩＩの入力端は第２の論
理ゲートの出力端に％第２の論理ゲートの第１の入力端
は第１の論理ゲートの出力端にそれぞれ接続され、ＩＩ
Ｉ、第２の論理ゲートの出力端は第３の論理ゲートのＩ
ｌｌ、第２の入力端に接続されて成シ、第１の論理ゲー
トの第２の入力端にａｌ！ｌの論理信号′が入力され、
Ｉ！？の論理ゲートの第２の入力端には該第１の論理信
号と相補関係にある１１２の論理信号が入力され、第１
の論理ゲートは第１め論理“信号の変化に応答して出方
を反転し、第２の論理ゲートはＩｌｌの論理ゲートの出
力の変化後に１１１２の論理信号に応答して出方を反転
し、且つ第３の論理ゲートは第１．第２の論理ゲート、
の出力論理が一致する期間にパルスを出力するように構
成されていることを特徴とするパルス発生回路が提供さ
れる◎ （ｅ）発明の実施例 本発明の実施例について添付図面を参照して下記に述べ
る。
れぞれ有するａｉ ｌ Ｉ ２ ＊ ３の論理ゲートを
具備し、第１の論理ゲートのＩＩＩの入力端は第２の論
理ゲートの出力端に％第２の論理ゲートの第１の入力端
は第１の論理ゲートの出力端にそれぞれ接続され、ＩＩ
Ｉ、第２の論理ゲートの出力端は第３の論理ゲートのＩ
ｌｌ、第２の入力端に接続されて成シ、第１の論理ゲー
トの第２の入力端にａｌ！ｌの論理信号′が入力され、
Ｉ！？の論理ゲートの第２の入力端には該第１の論理信
号と相補関係にある１１２の論理信号が入力され、第１
の論理ゲートは第１め論理“信号の変化に応答して出方
を反転し、第２の論理ゲートはＩｌｌの論理ゲートの出
力の変化後に１１１２の論理信号に応答して出方を反転
し、且つ第３の論理ゲートは第１．第２の論理ゲート、
の出力論理が一致する期間にパルスを出力するように構
成されていることを特徴とするパルス発生回路が提供さ
れる◎ （ｅ）発明の実施例 本発明の実施例について添付図面を参照して下記に述べ
る。
１１１図は本発明の一実施例としてのパルス発生回路を
ＮＡＮＤ回路で表わした場合を示す。第１図において当
該パルス発生回路は３つのＮＡＮＤ回路１．２．３を有
している。第１のＮＡＮＤ回路ｌには第１の入力信号Ｓ
Ａ及び第２ＯＮＡＮＤ回路２の出力が印加されるように
壜、つている。第２のＮＡＮＤ回Ｗ＆２には前記第１の
：入力信号と反転状態の第２の入力信号ｒ１．．及び前
、記第１．の凡ＡＮＤ回路ｌの出力が印加されている。
ＮＡＮＤ回路で表わした場合を示す。第１図において当
該パルス発生回路は３つのＮＡＮＤ回路１．２．３を有
している。第１のＮＡＮＤ回路ｌには第１の入力信号Ｓ
Ａ及び第２ＯＮＡＮＤ回路２の出力が印加されるように
壜、つている。第２のＮＡＮＤ回Ｗ＆２には前記第１の
：入力信号と反転状態の第２の入力信号ｒ１．．及び前
、記第１．の凡ＡＮＤ回路ｌの出力が印加されている。
艷３のＮＡＮＤ回路３には前記第１及び第２のＮＡ、
ＮＤ［４→の出力が印加されている。２第３のＮＡＮ、
、Ｄ回路：３からパルス信号ＰＡが出力される。
ＮＤ［４→の出力が印加されている。２第３のＮＡＮ、
、Ｄ回路：３からパルス信号ＰＡが出力される。
一１図に図示の／＜ Ａ／ Ｘ発生回路を、ＣＭＯ８″
″インバータで実現した場合の詳細回路図を畔２図に図
示する。第２図において、１１１１甲に図←第１のＮＡ
ＮＤ＠路ｌはトランジスタＱ・１〜９３制図示の如く直
列に接続したもの及びＱ４に＠幽し、・、１第１図に図
示の１１２のＮＡＮＤ回路２はト、ランン、：スタら〜
ｑを図示の如く直列に接続し木もの及：、びＱ、に相当
し、＠１図に図示の第３のＮへＮＤ回：１略３杜に一％
ソ？）ツＡ０−〜八−もＪ砧士Ｊ１飴ノを馴−°創■自
ｌたもの及びＱ□に相当している。
″インバータで実現した場合の詳細回路図を畔２図に図
示する。第２図において、１１１１甲に図←第１のＮＡ
ＮＤ＠路ｌはトランジスタＱ・１〜９３制図示の如く直
列に接続したもの及びＱ４に＠幽し、・、１第１図に図
示の１１２のＮＡＮＤ回路２はト、ランン、：スタら〜
ｑを図示の如く直列に接続し木もの及：、びＱ、に相当
し、＠１図に図示の第３のＮへＮＤ回：１略３杜に一％
ソ？）ツＡ０−〜八−もＪ砧士Ｊ１飴ノを馴−°創■自
ｌたもの及びＱ□に相当している。
ここでトランジスタＱ１．Ｑ４．Ｑｓ、ＱＩＩ、Ｑ、、
Ｑ、２はそれぞれｐチャネルエンハンスメント［Ｆ］形
ＭＤＳトランジスタでお６．ｔたトランジスタＱ＊５Ｑ
ｓｅＱｅ −Ｑ？ −Ｑ−０＊ Ｑｌｌ ハｎ’チャネ
ルエンノーンスメント形ＭＯ８）ランジスタである。
Ｑ、２はそれぞれｐチャネルエンハンスメント［Ｆ］形
ＭＤＳトランジスタでお６．ｔたトランジスタＱ＊５Ｑ
ｓｅＱｅ −Ｑ？ −Ｑ−０＊ Ｑｌｌ ハｎ’チャネ
ルエンノーンスメント形ＭＯ８）ランジスタである。
第２図に図示のパルス発生回路の動作について第３図〜
＠５図を参照して下記に述べる０１！３図は入力信号Ｓ
Ａ、ＳＡの変化が対称的でおる場合の動作を説明するた
めの波形図であシ、（ａ）は入力信号ＳＡ、ＳＡの変化
、（ｂ）はＮＡＮＤ回路１．２の出力であるＳＢ、ＳＢ
の変ｆヒ、（ｃ）は出力信号ＰＡの変化をそれぞれ示し
ている口、初期状態に於ける入力信号ＳＡが高レベル、
入力信号ＳＡが低レベルであると仮定すると、トランジ
スタＱ＊、Ｑｓ−Ｑｓ−Ｑｓがオン、トランジスタＱ１
− Ｑ４− Ｑ−Ｑ７がオフとなる口従って初期状態で
′はｓｉａ図伽）の如（１９Ｂｔｉ低レベル、ＳＢａ高
レベルとなっている口その結果ＮＡＮＤ回路３に於いて
拡トランジスタＱ＋ｔ ｅ Ｑｌｌがオン、Ｑｓ、Ｑ、
。がオフとなり出力信号ＰＡは高レベルとなる０次に入
力信号ＳＡが１１３図（ａ）の如く立下シ始めると、ト
ランジスタＱ、の導通度が高くな＃）、Ｑ２の導通度が
低くなるのでＳＢは１１３図（ｂ）の如く立上シ始める
。一方、ＮＡＮＤ回路２に於いては入力信号ＳＡが立下
シ始めてＱ８がオフ、Ｑ、がオンし始めてもｑがオフ、
Ｑ７がオンとならない限ＪＳＢは低レベルと々らず高レ
ベルを維持する。す外わちめるのである。従ってＳＢ、
ＳＢの波形変化は第３図（ｂ）の様にな）、ＮＡＮＤＡ
ＮＤ回路つの入力が共に高レベルとなる期間が生ずる。
＠５図を参照して下記に述べる０１！３図は入力信号Ｓ
Ａ、ＳＡの変化が対称的でおる場合の動作を説明するた
めの波形図であシ、（ａ）は入力信号ＳＡ、ＳＡの変化
、（ｂ）はＮＡＮＤ回路１．２の出力であるＳＢ、ＳＢ
の変ｆヒ、（ｃ）は出力信号ＰＡの変化をそれぞれ示し
ている口、初期状態に於ける入力信号ＳＡが高レベル、
入力信号ＳＡが低レベルであると仮定すると、トランジ
スタＱ＊、Ｑｓ−Ｑｓ−Ｑｓがオン、トランジスタＱ１
− Ｑ４− Ｑ−Ｑ７がオフとなる口従って初期状態で
′はｓｉａ図伽）の如（１９Ｂｔｉ低レベル、ＳＢａ高
レベルとなっている口その結果ＮＡＮＤ回路３に於いて
拡トランジスタＱ＋ｔ ｅ Ｑｌｌがオン、Ｑｓ、Ｑ、
。がオフとなり出力信号ＰＡは高レベルとなる０次に入
力信号ＳＡが１１３図（ａ）の如く立下シ始めると、ト
ランジスタＱ、の導通度が高くな＃）、Ｑ２の導通度が
低くなるのでＳＢは１１３図（ｂ）の如く立上シ始める
。一方、ＮＡＮＤ回路２に於いては入力信号ＳＡが立下
シ始めてＱ８がオフ、Ｑ、がオンし始めてもｑがオフ、
Ｑ７がオンとならない限ＪＳＢは低レベルと々らず高レ
ベルを維持する。す外わちめるのである。従ってＳＢ、
ＳＢの波形変化は第３図（ｂ）の様にな）、ＮＡＮＤＡ
ＮＤ回路つの入力が共に高レベルとなる期間が生ずる。
この期間にはＮＡＮＤＡＮＤ回路ランジスタＱ、。＋
Ｑｔ□がオン、Ｑ９１Ｑ１１がオフとカシ出力信号ＰＡ
が立下ってパルス幅ＰＷのパルスが発生される０次に一
方の入力信号の変化が他方に対して第４゜５図（ａ３の
如く遅れた場合を説明する。尚、第４゜５１ｇ１（ａ）
、 （ｂ） 、 （ｃ）は第３図（ａ） 、 （ｂ）
、 （ｃ）に対応するものである０メモリ回路では第
３図ら）の様に対称的に変化する信号でなく、第４，５
図−）の様に変化する信号の方が回路動作に適している
場合が多くあシ、パルス発生回路はこの様な信号変化に
対しても確実麦パルスを発生するととが要求される。
Ｑｔ□がオン、Ｑ９１Ｑ１１がオフとカシ出力信号ＰＡ
が立下ってパルス幅ＰＷのパルスが発生される０次に一
方の入力信号の変化が他方に対して第４゜５図（ａ３の
如く遅れた場合を説明する。尚、第４゜５１ｇ１（ａ）
、 （ｂ） 、 （ｃ）は第３図（ａ） 、 （ｂ）
、 （ｃ）に対応するものである０メモリ回路では第
３図ら）の様に対称的に変化する信号でなく、第４，５
図−）の様に変化する信号の方が回路動作に適している
場合が多くあシ、パルス発生回路はこの様な信号変化に
対しても確実麦パルスを発生するととが要求される。
まず第４図（ａ）の如く入力信号ＳＡの方がＳＡに先行
して変化する場合を説明する。入力信号ＳＡが立下シ始
めると、これに応じてＳＢが立上シ始める。一方、前述
した様にＳＢが高レベルに立上らない限シトランジスタ
Ｑ７がオンせず、ＳＢは変化を開始しないから、ＳＢ
、ＳＢの変化は第４図（ｂ）の如＜カシ、第３図（ｃ）
と同様にＳＢ、ＳＢが共に高レベルとなる期間が生じ、
第４図（ｃ）の如くパルスが発生する。
して変化する場合を説明する。入力信号ＳＡが立下シ始
めると、これに応じてＳＢが立上シ始める。一方、前述
した様にＳＢが高レベルに立上らない限シトランジスタ
Ｑ７がオンせず、ＳＢは変化を開始しないから、ＳＢ
、ＳＢの変化は第４図（ｂ）の如＜カシ、第３図（ｃ）
と同様にＳＢ、ＳＢが共に高レベルとなる期間が生じ、
第４図（ｃ）の如くパルスが発生する。
次に第５図（ａ３の如く入力信号ＳＡの変化がＳＡの変
化の後に続く場合を考える口この場合ＳＡＯ方が先に変
化してトランジスタＱ６はオン、Ｑ８はオフとなるが、
ＳＢが立上らないとＱ、がオフ、Ｑ７がオンとはならな
いから、ＳＢが為レベルとなるまで８Ｂは高レベルに維
持される。続いて入力信号ＳＡが立下がるとｑがオンＱ
２がオフとなってＳＢ状立上がる口とれに続いてＱｓオ
フ、Ｑ、がオンとな、９．ＳＢが立下り始める。従って
ＳＢ、ＳＢの変化はｍ５図６）の様になシ、第４図（ｃ
）の場合と同様に第５図（ｃ）の如くパルスが発生され
る。
化の後に続く場合を考える口この場合ＳＡＯ方が先に変
化してトランジスタＱ６はオン、Ｑ８はオフとなるが、
ＳＢが立上らないとＱ、がオフ、Ｑ７がオンとはならな
いから、ＳＢが為レベルとなるまで８Ｂは高レベルに維
持される。続いて入力信号ＳＡが立下がるとｑがオンＱ
２がオフとなってＳＢ状立上がる口とれに続いてＱｓオ
フ、Ｑ、がオンとな、９．ＳＢが立下り始める。従って
ＳＢ、ＳＢの変化はｍ５図６）の様になシ、第４図（ｃ
）の場合と同様に第５図（ｃ）の如くパルスが発生され
る。
この様に本実施例では、１１４図（ａ）第５図（ａ）に
図示の如く相補関係にある２つの信号の変化が第３図（
ａ）に図示の如く、対称的に変化しない、いわゆるワー
ストケースでも確実にパルスを発生させることができる
ので、入力信号ＳＡ 、ＳＡを発生する回路％例えばメ
モリ回路ではアドレスデコーダ等の設計の自由度が大幅
に向上する。
図示の如く相補関係にある２つの信号の変化が第３図（
ａ）に図示の如く、対称的に変化しない、いわゆるワー
ストケースでも確実にパルスを発生させることができる
ので、入力信号ＳＡ 、ＳＡを発生する回路％例えばメ
モリ回路ではアドレスデコーダ等の設計の自由度が大幅
に向上する。
尚、上記実施例ではＮＡＮＤ回路２の動作はＮＡＮＤＡ
ＮＤ回路力ＳＢに従属する形に女っているが、初期状態
に於いて入力信号８Ａが低レベル、「ｌが高レベルであ
ればＮＡＮＤＡＮＤ回路ＡＮＤ回路２の出力に従属して
動作することになる口すなわち本発明に於いては、高レ
ベルから低レベルに変化する入力信号を受ける第１のＮ
ＡＮＤＡＮＤ回路が変化してから第２のＮ ＡＮＤ回路
の出力が変化する様に構成し、その結果性ずルとなる期
間に第３のＮＡＮＤＡＮＤ回路ルスを発生する様にして
いるのである。
ＮＤ回路力ＳＢに従属する形に女っているが、初期状態
に於いて入力信号８Ａが低レベル、「ｌが高レベルであ
ればＮＡＮＤＡＮＤ回路ＡＮＤ回路２の出力に従属して
動作することになる口すなわち本発明に於いては、高レ
ベルから低レベルに変化する入力信号を受ける第１のＮ
ＡＮＤＡＮＤ回路が変化してから第２のＮ ＡＮＤ回路
の出力が変化する様に構成し、その結果性ずルとなる期
間に第３のＮＡＮＤＡＮＤ回路ルスを発生する様にして
いるのである。
また上記実施例は第１図に図示の如＜ＮＡＮＤ回路構成
として表現しその具体的回路例として第２図に図示の０
Ｍ０８回路で実現した場合について説明したが、これに
限らず、他の回路構成、例えばＮＯＲ回路等を適宜組合
せることによっても実現することができる。
として表現しその具体的回路例として第２図に図示の０
Ｍ０８回路で実現した場合について説明したが、これに
限らず、他の回路構成、例えばＮＯＲ回路等を適宜組合
せることによっても実現することができる。
（ｆ） 発明の効果
以上に述べたように本発明によれば、相補的に変化する
２つの信号変化時点に基づいてパルス信号を確実に発生
させることができるという効果を奏する口 従って、本発明に基づくパルス発生回路を、例えばスタ
テイシフＲＡＭのビット線、データバス線の制御に用い
ると、安定確実且つ高速化を図ることができる。
２つの信号変化時点に基づいてパルス信号を確実に発生
させることができるという効果を奏する口 従って、本発明に基づくパルス発生回路を、例えばスタ
テイシフＲＡＭのビット線、データバス線の制御に用い
ると、安定確実且つ高速化を図ることができる。
第１図は本発明の一実施例としてのＮＡＮＤ回ゆ！１噂
瑯４．１ ジレＪＪ１１−１ ｇ寡ｔ←「ｉ鋳賢餡第２
図は第１図回路の一具体例として実現した詳細回路図。 第３図（ａ）〜（ｃ）は第２図回路の動作を示す波形図
であって、（ａ）は印加される２つの信号ＳＡ、ＳＡが
対称的に変化する状態を示す波形図、（ｂ）はこれら２
つの信号によやて得られるＮＡＮＤゲー）１．２の出力
信号ＳＢ 、ＳＲの波形図、（ｃ）は最終的に発生され
るパルス信号ＰＡの波形図。 第４図（ａ）〜（ｃ）は第２図回路の動作を示す波形図
であって、（ａ）は印加される２つの信号ＳＡ、ＳＡの
うちＳＡが先に立下る場合を示す波形図、 （ｂ）はこ
れら２つの信号によりて得られるＮＡＮＤゲートｌ、２
の出力信号ＳＲ，ＳＢの波形図、（Ｃ）、は最終的に発
生されるパルス信号ＰＡの波形図。 ｍ５図（ａ）〜（ｃ）は第２図回路の動作を示す波形図
であって、（ａ）は印加される２つの信号８Ａ、、ＳＡ
のうちＳＡが先に立上る場合を示す波形図、（ｂ）はこ
れら２つの、信号によって得られるＮＡＮＤ、ゲート１
．２の出力信号ＳＲ、ＳＲの波形図、（ｃ）嬬最終的に
発生されるパルス信号ＰＡの波形図、で奉る。 （符号の説明） １〜３・・・・・・ＮＡＮＤゲート、 Ｑｌ、Ｑ４ 、Ｑｓ 、Ｑｓ −Ｑ９ 、Ｑ＋ｚ・・・
・・・ｐチャネルトランジスタ、 Ｑｓｅ Ｑｓ＋ Ｑｓｅ Ｑ？１ Ｑｓｏ ＊ Ｑ＋＋
−−１チヤネルトランジスタ０ 。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 円 １）幸 男 弁理士 山 口 昭 之 め５同 １■ｒ 手続補正書 昭和５９年１２月２５日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第２４４５３３号２、発明の名称 パルス発生回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３ 名） ５、 補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、 補正の内容 （１）特許請求の範囲を別紙のとおシ補正する。 （２）明細書 （イ）第４頁第９行目〜第１３行目の「第１の論理ゲー
トは・・・・・・反転し、」を下記の如く補正する。 「前記第１、第２の論理ゲートは、一方の論理ゲートの
出力変化に追従して他方の論理ゲートの出力が変化する
様に構成され、」 （ロ）第７頁第３行目の「導通度」の後に「（又は相互
コンダクタンスｒｍ）」を加え３゜（ハ）第７頁第６行
目の「立下シ」を「立上シ」と補正する。 −−゛′″′項の目録 特許請求の範囲 １通 ２、特許請求の範囲 １．第１．第２の入力端及び出力端をそれぞれ有する第
１．２．３の論理ゲートを具備し、第１の論理ゲートの
第１の入力端は第２の論理ゲートの出力端に、第２の論
理ゲートの第１の入力端は第１の論理ゲートの出力端に
それぞれ接続され、第１．第２の論理ゲートの出力端は
第３の論理ゲートの第１．第２の入力端に接続されて成
シ、第１の論理ゲートの第２の入力端には第１の論理信
号が入力され、第２の論理ゲートの第２の入力端には該
第１の論理信号と相補関係にある第２の論つ第３の論理
ゲートは第１．第２の論理ゲートの出力論理が一致する
期間にパルスを出力するように構成されていることを特
徴とするパルス発生回路。
瑯４．１ ジレＪＪ１１−１ ｇ寡ｔ←「ｉ鋳賢餡第２
図は第１図回路の一具体例として実現した詳細回路図。 第３図（ａ）〜（ｃ）は第２図回路の動作を示す波形図
であって、（ａ）は印加される２つの信号ＳＡ、ＳＡが
対称的に変化する状態を示す波形図、（ｂ）はこれら２
つの信号によやて得られるＮＡＮＤゲー）１．２の出力
信号ＳＢ 、ＳＲの波形図、（ｃ）は最終的に発生され
るパルス信号ＰＡの波形図。 第４図（ａ）〜（ｃ）は第２図回路の動作を示す波形図
であって、（ａ）は印加される２つの信号ＳＡ、ＳＡの
うちＳＡが先に立下る場合を示す波形図、 （ｂ）はこ
れら２つの信号によりて得られるＮＡＮＤゲートｌ、２
の出力信号ＳＲ，ＳＢの波形図、（Ｃ）、は最終的に発
生されるパルス信号ＰＡの波形図。 ｍ５図（ａ）〜（ｃ）は第２図回路の動作を示す波形図
であって、（ａ）は印加される２つの信号８Ａ、、ＳＡ
のうちＳＡが先に立上る場合を示す波形図、（ｂ）はこ
れら２つの、信号によって得られるＮＡＮＤ、ゲート１
．２の出力信号ＳＲ、ＳＲの波形図、（ｃ）嬬最終的に
発生されるパルス信号ＰＡの波形図、で奉る。 （符号の説明） １〜３・・・・・・ＮＡＮＤゲート、 Ｑｌ、Ｑ４ 、Ｑｓ 、Ｑｓ −Ｑ９ 、Ｑ＋ｚ・・・
・・・ｐチャネルトランジスタ、 Ｑｓｅ Ｑｓ＋ Ｑｓｅ Ｑ？１ Ｑｓｏ ＊ Ｑ＋＋
−−１チヤネルトランジスタ０ 。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 円 １）幸 男 弁理士 山 口 昭 之 め５同 １■ｒ 手続補正書 昭和５９年１２月２５日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第２４４５３３号２、発明の名称 パルス発生回路 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３ 名） ５、 補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、 補正の内容 （１）特許請求の範囲を別紙のとおシ補正する。 （２）明細書 （イ）第４頁第９行目〜第１３行目の「第１の論理ゲー
トは・・・・・・反転し、」を下記の如く補正する。 「前記第１、第２の論理ゲートは、一方の論理ゲートの
出力変化に追従して他方の論理ゲートの出力が変化する
様に構成され、」 （ロ）第７頁第３行目の「導通度」の後に「（又は相互
コンダクタンスｒｍ）」を加え３゜（ハ）第７頁第６行
目の「立下シ」を「立上シ」と補正する。 −−゛′″′項の目録 特許請求の範囲 １通 ２、特許請求の範囲 １．第１．第２の入力端及び出力端をそれぞれ有する第
１．２．３の論理ゲートを具備し、第１の論理ゲートの
第１の入力端は第２の論理ゲートの出力端に、第２の論
理ゲートの第１の入力端は第１の論理ゲートの出力端に
それぞれ接続され、第１．第２の論理ゲートの出力端は
第３の論理ゲートの第１．第２の入力端に接続されて成
シ、第１の論理ゲートの第２の入力端には第１の論理信
号が入力され、第２の論理ゲートの第２の入力端には該
第１の論理信号と相補関係にある第２の論つ第３の論理
ゲートは第１．第２の論理ゲートの出力論理が一致する
期間にパルスを出力するように構成されていることを特
徴とするパルス発生回路。
Claims (1)
- 【特許請求の範囲】 １、ｌ１１．第２の入力端及び出力端をそれぞれ有する
Ｉｌｌ、２．３の論理ゲートを具備し、第１の論理ゲー
トのＩｌｌの入力箋は１１１２の論理ゲートの出力端に
、第２の論理ゲートの第１の入力端は識ｌの論理ゲート
の出力端にそれぞれ接続され、ＩＩ！１１２の論理ゲー
トの出力端は第３の論理ゲートの第１，１１２の入力端
に接続されて成夛、第１の論理ゲートの第２の入力端に
はｔｉｌｌの論理信号が入力され、第２の論理ゲートの
第２の入力端には該第１の論理信号と相補関係にある第
２の論理信号が入力され、Ｉｇｌの論理ゲートは第１の
論理信号の変化に応答して出力を反転し、第２の論理ゲ
ートは＠ｌの論理ゲートの出力の変化後に第２の論理信
号に応答して出力を反転し、且つ第３の論理ゲートは第
１．第２の論理ゲートの出力論ｍ雀−扮＋入顧藺πパル
スか出力子スｒらｆ端線されていることを特徴とするパ
ルス発生回路。 ２、前記第１．２．３の論理ゲートがＮＡＮＤ回路であ
る仁とを特徴とする特許請求の範囲第１項に記載のパル
ス発注回路０
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244533A JPS60139015A (ja) | 1983-12-27 | 1983-12-27 | パルス発生回路 |
| KR1019840008416A KR890004674B1 (ko) | 1983-12-27 | 1984-12-27 | 펄스 발신 회로 |
| EP84309095A EP0148027B1 (en) | 1983-12-27 | 1984-12-27 | Pulse generating circuit |
| DE8484309095T DE3481799D1 (de) | 1983-12-27 | 1984-12-27 | Impulsgeneratorschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244533A JPS60139015A (ja) | 1983-12-27 | 1983-12-27 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60139015A true JPS60139015A (ja) | 1985-07-23 |
Family
ID=17120107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244533A Pending JPS60139015A (ja) | 1983-12-27 | 1983-12-27 | パルス発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0148027B1 (ja) |
| JP (1) | JPS60139015A (ja) |
| KR (1) | KR890004674B1 (ja) |
| DE (1) | DE3481799D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152215A (ja) * | 1986-12-16 | 1988-06-24 | Nec Corp | トリガパルス発生回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173692A (ja) * | 1986-01-28 | 1987-07-30 | Fujitsu Ltd | 半導体集積回路 |
| JPS6342090A (ja) * | 1986-08-07 | 1988-02-23 | Fujitsu Ltd | ユニバーサルジョイント |
| JPH02131010A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | アドレス変化検出回路 |
| FR2776144B1 (fr) * | 1998-03-13 | 2000-07-13 | Sgs Thomson Microelectronics | Circuit de commutation de signaux analogiques d'amplitudes superieures a la tension d'alimentation |
| CN103647526B (zh) * | 2013-11-15 | 2017-08-25 | 国家电网公司 | 一种pwm闭锁控制电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3575608A (en) * | 1969-07-29 | 1971-04-20 | Rca Corp | Circuit for detecting a change in voltage level in either sense |
| JPS57180225A (en) * | 1981-04-28 | 1982-11-06 | Fujitsu Ltd | Trigger pulse generating circuit |
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
| JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
-
1983
- 1983-12-27 JP JP58244533A patent/JPS60139015A/ja active Pending
-
1984
- 1984-12-27 KR KR1019840008416A patent/KR890004674B1/ko not_active IP Right Cessation
- 1984-12-27 EP EP84309095A patent/EP0148027B1/en not_active Expired - Lifetime
- 1984-12-27 DE DE8484309095T patent/DE3481799D1/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152215A (ja) * | 1986-12-16 | 1988-06-24 | Nec Corp | トリガパルス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3481799D1 (de) | 1990-05-03 |
| EP0148027A3 (en) | 1987-06-16 |
| KR850004690A (ko) | 1985-07-25 |
| KR890004674B1 (ko) | 1989-11-24 |
| EP0148027B1 (en) | 1990-03-28 |
| EP0148027A2 (en) | 1985-07-10 |
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