KR0119247Y1 - 디코더 회로 - Google Patents

디코더 회로

Info

Publication number
KR0119247Y1
KR0119247Y1 KR2019910023426U KR910023426U KR0119247Y1 KR 0119247 Y1 KR0119247 Y1 KR 0119247Y1 KR 2019910023426 U KR2019910023426 U KR 2019910023426U KR 910023426 U KR910023426 U KR 910023426U KR 0119247 Y1 KR0119247 Y1 KR 0119247Y1
Authority
KR
South Korea
Prior art keywords
circuit
high level
inverter
output
decoder circuit
Prior art date
Application number
KR2019910023426U
Other languages
English (en)
Other versions
KR930015980U (ko
Inventor
김대휘
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR2019910023426U priority Critical patent/KR0119247Y1/ko
Publication of KR930015980U publication Critical patent/KR930015980U/ko
Application granted granted Critical
Publication of KR0119247Y1 publication Critical patent/KR0119247Y1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본고안은 펄스화된 출력을 필요로 하는 궤환형 디코더 회로에 관한 것으로 기존에는 어드레스 신호 입력이 하이레벨일 때 워드라인 신호는 항상 하이레벨을 유지하여 소비전력이 불필요하게 증가되었으나 본고안에서는 인버터(1)와 모스 트랜지스터(N1~ N4)사이에 궤환회로(2)를 구비하여 어드레스 신호 입력이 하이레벨일때에 워드라인 신호는 하이/로우를 반복하여 소비전력을 감소시킬 수 있게 하며 별도의 펄스화 회로를 사용하지 않아 레이 아웃 면적을 감소시킨 것이다.

Description

디코더 회로
제1도는 종래의 디코더 회로도.
제2도는 제1도에 따른 출력 파형도.
제3도는 본고안의 디코더 회로도.
제4도는 제3도에 따른 출력 파형도.
*도면의 주요부분에 대한 부호의 설명
1:인버터 2:궤환 회로
3:딜레이부
본고안은 IC 메모리 칩내의 디코더 회로에 관한 것으로, 특히 펄스화된 출력을 필요로 하는 궤환형 디코더 회로에 관한 것이다.
종래의 디코더 회로는 제1도와 같이 어드레스(AØ ~ A3)가 게이트에 입력되는 다수의 모스 트랜지스터(N1~ N4)와, 상기 모스 트랜지스터(N1~ N4)에 병렬 접속된 공핍형 n 채널 트랜지스터(N0)와, 사기 모스 트랜지스터(N1~ N4)와 공핍형 n 채널 트랜지스터(N0)의 공통 접점 출력을 인버팅시키는 피모스 트랜지스터(P0)와 앤모스 트랜지스터(N)로 구성된 인버터(1)를 구비하여 이루어진다.
이와 같이 구성된 종래의 디코더 회로의 동작을 살펴보면 모든 어드레스 신호(A~A3)들이 하이레벨로 입력될때 노드(A)에서의 레벨은 로우레벨이 되고 인버터(1)를 통하여 하이레벨이 된다(제2도참조).
따라서, 종래에는 어드레스 신호 입력이 하이레벨일때 워드라인신호는 항상 하이레벨을 유지하기 때문에 소비전력이 불필요하게 증가되며 별도의 어드레스 트랜지스터 디텍터 회로를 필요로 하는 결점이 있다.
본 고안은 이와같은 종래의 결점을 해결하기 위한 것으로 디코더에서 출력되는 펄스화된 신호를 직접 메모리 셀에 연결하여 메모리 셀의 소비전력을 감소시키며 별도의 펄스화 회로를 사용하지 않는 디코더 회로를 제공하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본 고안의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제3도는 본고안의 회로도로 어드레스 회로가 게이트에 입력되는 다수의 모스 트랜지스터(N1~N4)와 공핍형 n 채널 트랜지스터(N0) 그리고 인버터(1)로 구성되는 회로에 있어서, 상기 모스 트랜지스터(N1~N4)접지측에 p 채널 트랜지스터(p2)를 구비하고 상기 p 채널 트랜지스터(p2)와 인버터(1)의 출력측사이에 인버터(1)의 신호를 일정시간 지연시키는 딜레이부(3)를 구비하여 궤환회로(2)를 구성한 것이다.
이와같이 구성된 본고안은 어드레스 신호(AØ ~ A3)가 모스 트랜지스터(N1~ N4)에 하이레벨로 입력될 때 노드(A)는 로우레벨이 되고 인버터(1)를 통해 하이레벨이 된다. 이러한 하이레벨은 궤환회로(2)의 딜레이부(3)를 통해 일정시간 지연된 후 p 채널 트랜지스터(p2)를 오프시켜 노드(A)가 하이레벨이 된다.
따라서, 입력되는 어드레스 신호가 하이레벨일 경우에 B와 같이 하이/로우를 반복하는 출력을 만들게 된다.
이상에서 설명한 바와같은 본고안은 디코더에서 펄스화되어 출력되는 신호를 직접 메모리셀에 연결하여 메모리셀의 소비전력을 감소시킬 수 있으며 별도의 펄스화 회로를 필요로 하지 않기 때문에 칩의 레이아웃 면적을 감소시킬 수 있는 효과가 있다.

Claims (2)

  1. 입력되는 어드레스 신호레벨에 따라 스위칭되는 모스 트랜지스터(N1~ N4)와 상기 모스 트랜지스터의 출력을 인버팅시키는 인버터(1)의 출력측사이에 인버터(1)의 출력을 상기 모스 트랜지스터(N1~N4)측으로 궤환시켜 인버터(1)의 출력을 하이/로우로 반복시키는 궤환회로(2)를 구비하여 구성함을 특징으로 하는 디코더 회로.
  2. 제1항에 있어서, 궤환회로(2)는 인버터(1)의 출력을 일정시간 지연시키는 딜레이부(3)와 피모스 트랜지스터(p2)로 구성함을 특징으로 하는 디코더 회로.
KR2019910023426U 1991-12-23 1991-12-23 디코더 회로 KR0119247Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019910023426U KR0119247Y1 (ko) 1991-12-23 1991-12-23 디코더 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910023426U KR0119247Y1 (ko) 1991-12-23 1991-12-23 디코더 회로

Publications (2)

Publication Number Publication Date
KR930015980U KR930015980U (ko) 1993-07-28
KR0119247Y1 true KR0119247Y1 (ko) 1998-08-01

Family

ID=19325185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910023426U KR0119247Y1 (ko) 1991-12-23 1991-12-23 디코더 회로

Country Status (1)

Country Link
KR (1) KR0119247Y1 (ko)

Also Published As

Publication number Publication date
KR930015980U (ko) 1993-07-28

Similar Documents

Publication Publication Date Title
KR920001324B1 (ko) 지연 회로를 갖는 반도체 메모리 회로
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
KR940008091A (ko) 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치
KR920007343A (ko) 버퍼회로
US5537066A (en) Flip-flop type amplifier circuit
KR890008837A (ko) 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로와 그 논리회로를 갖는 반도체 메모리장치
KR950004534A (ko) 레벨 쉬프터
KR970051131A (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
KR910002127A (ko) 전원절환회로
KR970013732A (ko) 멀티파워를 사용하는 데이타 출력버퍼
KR900011152A (ko) 전원전압 강하검파 및 초기화회로 재설정 회로
KR860004380A (ko) 반도체 메모리 장치
KR870007510A (ko) 반도체 메모리 소자의 데이타 판독회로
KR970078020A (ko) 래치 회로를 포함하는 메모리 장치
KR0119247Y1 (ko) 디코더 회로
KR970003259A (ko) 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬 및 그 제어방법
KR970022759A (ko) 메모리의 어드레스 천이 검출회로
KR920022298A (ko) 레벨 변환 출력 회로
KR890007503A (ko) 반도체집적회로
KR850004690A (ko) 펄스 발신 회로
KR930005023A (ko) 반도체 메모리의 고속 센싱장치
KR950029773A (ko) 전압 레벨 검출 회로 및 반도체 기억 장치
KR950012703A (ko) 반도체 메모리 장치의 데이타 입력 버퍼
KR0150227B1 (ko) 입력 회로
KR950015377A (ko) 어드레스 천이 검출회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20060220

Year of fee payment: 9

EXPY Expiration of term