JPS62169356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係わり、たとえば立
体形状を有するシリコン基板上におけるＭＯＳキャパシ
タの製造方法に関する。
体形状を有するシリコン基板上におけるＭＯＳキャパシ
タの製造方法に関する。
ＭＯＳダイナミックメモリ（ｄＲＡＭ）は比例縮小期に
従って素子の微細化、高集積化が進められている。ｄＲ
ＡＭの構成要素であるＭＯＳキャパシタも例外ではなく
、ゲート酸化膜厚ｔａｘ及び面積Ｓの縮小が進んでいる
。スケーリング係数をαとすると、ゲート酸化膜厚はｔ
ｏｘ／αに１面積はＳ／α２になる。ＭＯＳキャパシタ
の容量Ｃは誘電率をｉとして、 Ｃ＝εＳ／ｌａｘと表
わされるため。
従って素子の微細化、高集積化が進められている。ｄＲ
ＡＭの構成要素であるＭＯＳキャパシタも例外ではなく
、ゲート酸化膜厚ｔａｘ及び面積Ｓの縮小が進んでいる
。スケーリング係数をαとすると、ゲート酸化膜厚はｔ
ｏｘ／αに１面積はＳ／α２になる。ＭＯＳキャパシタ
の容量Ｃは誘電率をｉとして、 Ｃ＝εＳ／ｌａｘと表
わされるため。
比例縮小後の容量Ｃ′は、Ｃ’ ＝Ｃ／αとなり、１１
αに小さくなる。こうしてＭＯＳキャパシタの容量が小
さくなると、アルファ線飛来によるソフトエラーが起り
易くなり、またビット線の容量との比が小さくなってセ
ンス余裕が小さくなる結果誤動作を生じる原因になった
りする。このため一般にＭＯＳキャパシタの面積はＳ／
α２ではなく、Ｓ／αの縮小に止めることが行われてい
た。しかし世代毎に寸法縮小は進み、信頼性の高いｄ
ＲＡＭを得ることは限界に近付きつつある。
αに小さくなる。こうしてＭＯＳキャパシタの容量が小
さくなると、アルファ線飛来によるソフトエラーが起り
易くなり、またビット線の容量との比が小さくなってセ
ンス余裕が小さくなる結果誤動作を生じる原因になった
りする。このため一般にＭＯＳキャパシタの面積はＳ／
α２ではなく、Ｓ／αの縮小に止めることが行われてい
た。しかし世代毎に寸法縮小は進み、信頼性の高いｄ
ＲＡＭを得ることは限界に近付きつつある。
ＭＯＳキャパシタの容量を大きくする手段として、誘電
率の大きい絶縁膜１例えばＴａ２Ｏ，膜等を用いること
も検討されているが、未だ実用になっていない。また１
０ｎｍ以下の極めて薄い信頼性の高いシリコン酸化膜の
適用が検討されているが、これも極めて高純度の純水や
薬品を必要とし、また清浄度の高いクリーンルームを必
要とする、等の理由で実用になっていない。
率の大きい絶縁膜１例えばＴａ２Ｏ，膜等を用いること
も検討されているが、未だ実用になっていない。また１
０ｎｍ以下の極めて薄い信頼性の高いシリコン酸化膜の
適用が検討されているが、これも極めて高純度の純水や
薬品を必要とし、また清浄度の高いクリーンルームを必
要とする、等の理由で実用になっていない。
そこで現在、ＭＯＳキャパシタの容量を増大する有力な
方法として、半導体基板表面に溝を掘り、占有面積を増
大させることなく実質的にキャパシタ面積の増大を図る
方法が検討されている。ところがこのような溝を１反応
性イオンエツチング（ＲＩＥ）のような異方性エツチン
グ法により垂直の側壁をもって形成すると、次のような
問題が生じる。即ちこの様な１（凹部）の上部或いは底
部のコーナーの部分（角部）は曲率半径が極めて小さく
、熱酸化によりゲート膜を形成した時、この角部におい
て平坦部より酸化膜厚が簿くなる。
方法として、半導体基板表面に溝を掘り、占有面積を増
大させることなく実質的にキャパシタ面積の増大を図る
方法が検討されている。ところがこのような溝を１反応
性イオンエツチング（ＲＩＥ）のような異方性エツチン
グ法により垂直の側壁をもって形成すると、次のような
問題が生じる。即ちこの様な１（凹部）の上部或いは底
部のコーナーの部分（角部）は曲率半径が極めて小さく
、熱酸化によりゲート膜を形成した時、この角部におい
て平坦部より酸化膜厚が簿くなる。
この現象は次のように説明されている。シリコンを酸化
すると、形成される酸化膜の体積は元のシリコンの約２
．３倍になる。 このため酸化が進行すると、シリコン
−シリコン酸化膜界面の酸化膜側では圧縮応力が働き、
前述の角部では応力の集中が起こる結果、酸化が抑制さ
れるものと思われる。
すると、形成される酸化膜の体積は元のシリコンの約２
．３倍になる。 このため酸化が進行すると、シリコン
−シリコン酸化膜界面の酸化膜側では圧縮応力が働き、
前述の角部では応力の集中が起こる結果、酸化が抑制さ
れるものと思われる。
このように溝の底部或いは上部の角部で酸化膜厚が平坦
部より薄くなると、この部分は耐圧が低くなり低い電界
で大きいリーク電流が流れる原因となる。使用電圧での
リーク電流を十分小さく保つためにゲート酸化膜厚を厚
くすると、平坦部では厚くなりすぎ、溝を掘って面積を
大きくすることによる容量増大の効果が減殺されること
になる。
部より薄くなると、この部分は耐圧が低くなり低い電界
で大きいリーク電流が流れる原因となる。使用電圧での
リーク電流を十分小さく保つためにゲート酸化膜厚を厚
くすると、平坦部では厚くなりすぎ、溝を掘って面積を
大きくすることによる容量増大の効果が減殺されること
になる。
本発明は、凹部または凸部を形成した半導体基板表面に
均一な厚さの酸化膜、例えばゲート酸化膜を形成して、
ＭＯＳキャパシタ等の信頼性を向上することができる。
均一な厚さの酸化膜、例えばゲート酸化膜を形成して、
ＭＯＳキャパシタ等の信頼性を向上することができる。
半導体装置の製造方法を提供することを目的とする。
本発明は、凹部または凸部が形成された半導体基板表面
を一旦フッ素化合物を含んだ酸化零四気中にさらし、前
記半導体基板上に熱酸化膜を形成する。しかる後、この
熱酸化膜をエツチング除去することによってシリコン表
面の凹部または凸部の形状に丸みをもたせ、その後シリ
コン表面に新たに酸化膜を形成する。
を一旦フッ素化合物を含んだ酸化零四気中にさらし、前
記半導体基板上に熱酸化膜を形成する。しかる後、この
熱酸化膜をエツチング除去することによってシリコン表
面の凹部または凸部の形状に丸みをもたせ、その後シリ
コン表面に新たに酸化膜を形成する。
次に作用について簡単に説明する。
フッ素化合物たとえばＮＦ３ガスを酸化性雰囲気に添加
するとＮＦ、はシリコン表面で熱的に解離し。
するとＮＦ、はシリコン表面で熱的に解離し。
ＮＦ、 ＮＦ、、 ＦあるいはＦ２といったフッ素系の
ラジカルを形成する。フッ素原子はシリコンに比べ電気
陰性度も太きく５ｉ−Ｆ結合の結合エネルギーは５ｉ−
Ｓｉ結合より大きいため、Ｓｉ表面ではフッ素化合物の
到達によってＳｉとＦが結合した状態とＳｉのダングリ
ングボンドの状態を形成する。ダングリングボンドにお
いてシリコンは酸素と結合しやすい。
ラジカルを形成する。フッ素原子はシリコンに比べ電気
陰性度も太きく５ｉ−Ｆ結合の結合エネルギーは５ｉ−
Ｓｉ結合より大きいため、Ｓｉ表面ではフッ素化合物の
到達によってＳｉとＦが結合した状態とＳｉのダングリ
ングボンドの状態を形成する。ダングリングボンドにお
いてシリコンは酸素と結合しやすい。
また５ｉ−１’結合はＦの電気陰性度がシリコンよりか
なり大きいためシリコン原子は正に電荷をもったイオン
性結合となっている。このため負のイオンをもつ酸素分
子との結合はより容易になる。
なり大きいためシリコン原子は正に電荷をもったイオン
性結合となっている。このため負のイオンをもつ酸素分
子との結合はより容易になる。
従ってフッ素のシリコン表面への到達はシリコンの酸化
性をより高くし、平均的に酸化における界面反応速度を
大きくする。
性をより高くし、平均的に酸化における界面反応速度を
大きくする。
例えば７００℃で１１００ｐｐのＮＦ、を添加した乾燥
酸素中でシリコン表面を酸化した場合、Ｍ形則酸化係数
Ｂ／Ａと放物線側酸化係数Ｂはそれぞれ、２．６Ｘ１０
″″２ｔＩＭ／ｈと４．９ Ｘ １０−’μｓ”／ｈで
あり、同温度の乾燥酸素中での酸化の場合は、［１／Ａ
＝２．６Ｘ１０−μｓ／ ｈ 、 Ｂ ＝３．６Ｘ１０
−４ｍ”／ ｈであり、ＮＦ３添加よりＢ／Ａが２桁大
きくなっている。 これから線形則領域から放物線側領
域への移行の目安となるＡ値は、 ＮＦ、を添加する
ことにより１．４μｓから１９０人に減少することがわ
かる。
酸素中でシリコン表面を酸化した場合、Ｍ形則酸化係数
Ｂ／Ａと放物線側酸化係数Ｂはそれぞれ、２．６Ｘ１０
″″２ｔＩＭ／ｈと４．９ Ｘ １０−’μｓ”／ｈで
あり、同温度の乾燥酸素中での酸化の場合は、［１／Ａ
＝２．６Ｘ１０−μｓ／ ｈ 、 Ｂ ＝３．６Ｘ１０
−４ｍ”／ ｈであり、ＮＦ３添加よりＢ／Ａが２桁大
きくなっている。 これから線形則領域から放物線側領
域への移行の目安となるＡ値は、 ＮＦ、を添加する
ことにより１．４μｓから１９０人に減少することがわ
かる。
つまり、 ＮＦ、を添加した乾燥酸素中の場合、乾燥
酸素中のみで酸化した場合と比べ、より薄い膜厚から拡
散律速による酸化に移行する。
酸素中のみで酸化した場合と比べ、より薄い膜厚から拡
散律速による酸化に移行する。
その結果、例えば凸部コーナ一部分は、凸部のコーナ一
部以外の平坦部に比べ応力の作用で酸化膜厚が薄く形成
されるがフッ素の到達によってフッ素化合物を添加しな
い場合に比べより早く拡散律速による酸化に入り、コー
ナ一部分でも平坦部とほぼ均一な膜厚を得ることができ
、又凹部コーナ一部分においては拡散律速による酸化は
逆に抑制されるのでＳｉ／５ｉｎ２界面は丸みを帯びた
形状に形成されるものと考えられる。
部以外の平坦部に比べ応力の作用で酸化膜厚が薄く形成
されるがフッ素の到達によってフッ素化合物を添加しな
い場合に比べより早く拡散律速による酸化に入り、コー
ナ一部分でも平坦部とほぼ均一な膜厚を得ることができ
、又凹部コーナ一部分においては拡散律速による酸化は
逆に抑制されるのでＳｉ／５ｉｎ２界面は丸みを帯びた
形状に形成されるものと考えられる。
第７図（ａ）〜（ｅ）は本発明の一実施例としてｄＲＡ
Ｍセルの製造工程を示す断面図である。先ず第１図（ａ
）に示すように、比抵抗ｌＯΩ／ａｍ程度のｐ型Ｓｉ基
板■に、 １００〜ｌｏｏＯｎｍ程度のフィールド酸化
膜■を形成する。このフィールド酸化膜■は例えば、窒
化膜をマスクとしたＬＯＣＯ８法。
Ｍセルの製造工程を示す断面図である。先ず第１図（ａ
）に示すように、比抵抗ｌＯΩ／ａｍ程度のｐ型Ｓｉ基
板■に、 １００〜ｌｏｏＯｎｍ程度のフィールド酸化
膜■を形成する。このフィールド酸化膜■は例えば、窒
化膜をマスクとしたＬＯＣＯ８法。
全面に酸化膜を形成してこれを選択エツチングする方法
、或いはフィールド領域に予め溝を掘ってこの溝に酸化
膜の埋め込みを行う方法、等により形成する。この後、
ｄＲＡＭセルのＭＯＳキャパシタ領域内に、第１図（ｂ
）に示すように溝（３）を形成する。この溝■は例えば
、ＣＦ４． ＳＦ、 、 ＣＣｆｆ１．等を主成分とす
るガス或いはこれにＨが入ったガスを用いたＲＩＥ法に
より形成する。このＲＩＥ工程のマスクは通常のフォト
レジストではそれ自体もエツチングされて消失する場合
があるので、例えばＣＶ Ｄ ４ニーよる５ｘＯ２／
Ｓｘ３ Ｎ４ ／ ＳｘＯ，膜等を用イルことが好まし
い。
、或いはフィールド領域に予め溝を掘ってこの溝に酸化
膜の埋め込みを行う方法、等により形成する。この後、
ｄＲＡＭセルのＭＯＳキャパシタ領域内に、第１図（ｂ
）に示すように溝（３）を形成する。この溝■は例えば
、ＣＦ４． ＳＦ、 、 ＣＣｆｆ１．等を主成分とす
るガス或いはこれにＨが入ったガスを用いたＲＩＥ法に
より形成する。このＲＩＥ工程のマスクは通常のフォト
レジストではそれ自体もエツチングされて消失する場合
があるので、例えばＣＶ Ｄ ４ニーよる５ｘＯ２／
Ｓｘ３ Ｎ４ ／ ＳｘＯ，膜等を用イルことが好まし
い。
この後、第１図（ｃ）のように８００℃で５０ｐｐｍの
ＮＦ。
ＮＦ。
を含んだ酸素中３０分間で一旦、酸化膜（イ）（丸め酸
化膜）を形成し、その後この酸化膜（イ）をエツチング
除去する。しかる後１周知の方法により第１図（ｄ）に
示す如く９００℃の乾燥酸素中で膜厚１５ｎｍのゲート
酸化膜■を形成し、さらにその上にグー１−１１極用リ
ン添加多結晶シリコン０を形成する。
化膜）を形成し、その後この酸化膜（イ）をエツチング
除去する。しかる後１周知の方法により第１図（ｄ）に
示す如く９００℃の乾燥酸素中で膜厚１５ｎｍのゲート
酸化膜■を形成し、さらにその上にグー１−１１極用リ
ン添加多結晶シリコン０を形成する。
その後第１図（６）に示すように、第１図（ｄ）の多結
晶シリコン０をパターニングしてキャパシタ電極（６′
）を形成し、 次いでスイッチングＭＯ３ＦＥＴ領域■
に新たにゲート酸化膜（５′）を形成し、更にその上に
ゲート電極（６’）を形成し、ソース。
晶シリコン０をパターニングしてキャパシタ電極（６′
）を形成し、 次いでスイッチングＭＯ３ＦＥＴ領域■
に新たにゲート酸化膜（５′）を形成し、更にその上に
ゲート電極（６’）を形成し、ソース。
ドレイン領域のｎ＋形層■、（８）を形成して、第一図
（ｅ）に示したメモリセルを完成する。
（ｅ）に示したメモリセルを完成する。
以上のような実施例の効果を次に説明する。上記実施例
に従ってゲート酸化膜が形成された、１０００００個の
溝を含み且つキャパシタ電極を共通にしたＭＯＳキャパ
シタと、従来用いられている方法で乾Ｍ！酸素雰囲気中
、９００℃の条件でゲート酸゛化膜が形成された同様の
構造のＭＯＳキャパシタのリーク電流（ゲート電圧Ｖｇ
−電流ｒｇ特性）を比較した。第２図はその比較データ
である。図がら明らかなように本実施例では、従来方法
に比べてリーク電流が大幅に低減されている。
に従ってゲート酸化膜が形成された、１０００００個の
溝を含み且つキャパシタ電極を共通にしたＭＯＳキャパ
シタと、従来用いられている方法で乾Ｍ！酸素雰囲気中
、９００℃の条件でゲート酸゛化膜が形成された同様の
構造のＭＯＳキャパシタのリーク電流（ゲート電圧Ｖｇ
−電流ｒｇ特性）を比較した。第２図はその比較データ
である。図がら明らかなように本実施例では、従来方法
に比べてリーク電流が大幅に低減されている。
こうして本実施例によれば、酸化時に溝の角の部分での
応力集中をおこすことなく均一な厚さでゲート酸化膜を
形成することができ、ＭＯＳキャパシタのリーク電流の
増大をもたらすことなく、ゲート酸化膜厚を小さくして
大きい容量を得ることができる。
応力集中をおこすことなく均一な厚さでゲート酸化膜を
形成することができ、ＭＯＳキャパシタのリーク電流の
増大をもたらすことなく、ゲート酸化膜厚を小さくして
大きい容量を得ることができる。
なお上記実施例ではＮＦ、添加の酸化は８００’Ｃ，５
０ｐｐｍ、 Ｎ［’、１０□雰囲気で３０分間としたが
、 その条件は、本実施例に限定されるものではない。
０ｐｐｍ、 Ｎ［’、１０□雰囲気で３０分間としたが
、 その条件は、本実施例に限定されるものではない。
例えば文献（Ｍ、Ｍｏｒｉｔａ、 ｅｔ、 ａｌ、 ａ
ｐｐｌ、 Ｐｈｙｓ。
ｐｐｌ、 Ｐｈｙｓ。
Ｌｅｔｔ、、Ｖｏｌ、４５．Ｎｏ、１２．Ｐ、］３１２
”Ｆｌｕｏｒｉｎｅ−ｅｎｈａｎｃｓｄ ｔｈｅｒ
ｍａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃ
ｏｎ ｉｎ ｔｈｅｐｒｅｓｅｎｃｅ ｏｆ ＮＦ
、”（１９８４））に説明されているように酸化膜厚の
増加はＮＦ、の添加が微量の場合、酸化温度が高い程、
顕著である。又、ＮＦ、の添加量は増加するに従い酸化
膜のエツチングも同時に進行するので、酸化膜厚はＮＦ
ユ添加量に対してほぼ一定になる。それ故、ＮＦ、添加
量と酸化温度をパラメータとして、所望の酸化膜厚を適
宜形成してもよい。
”Ｆｌｕｏｒｉｎｅ−ｅｎｈａｎｃｓｄ ｔｈｅｒ
ｍａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃ
ｏｎ ｉｎ ｔｈｅｐｒｅｓｅｎｃｅ ｏｆ ＮＦ
、”（１９８４））に説明されているように酸化膜厚の
増加はＮＦ、の添加が微量の場合、酸化温度が高い程、
顕著である。又、ＮＦ、の添加量は増加するに従い酸化
膜のエツチングも同時に進行するので、酸化膜厚はＮＦ
ユ添加量に対してほぼ一定になる。それ故、ＮＦ、添加
量と酸化温度をパラメータとして、所望の酸化膜厚を適
宜形成してもよい。
また本実施例ではＮＦ、添加による酸化膜Ｇ）はエツチ
ング除去し、その後ゲート酸化膜０を新たに形成したが
、ＮＦ、添加による酸化膜■をそのままゲート酸化膜と
して用いることも可能である。
ング除去し、その後ゲート酸化膜０を新たに形成したが
、ＮＦ、添加による酸化膜■をそのままゲート酸化膜と
して用いることも可能である。
本発明によれば、凹部または凸部等の立体形状を有する
半導体基板表面に均一な膜厚のゲート酸化膜を形成する
ことができる。これは本発明の条件に従えば、成長する
酸化膜中に残存する応力のＨ’ＪＰｊメ方向の積分値の
ばらつき（即ち、凹部や凸部の平坦部と角部での応力の
膜厚方向の積分値の差）が１０％程度以下に保たれ、こ
の結果応力集中が効果的に防止されるためである。従っ
てこのゲート酸化膜を用いて例えば容量が大きく且つリ
ーク電流の小さいＭＯＳキャパシタを形成することがで
きる。またこのＭＯＳキャパシタを用いて高集積化ｄＲ
ＡＭを構成すれば、ｄＲＡＭのソフトエラーによる誤動
作の確率を下げ、またセンスアンプの動作余裕を大きい
ものとすることができる。
半導体基板表面に均一な膜厚のゲート酸化膜を形成する
ことができる。これは本発明の条件に従えば、成長する
酸化膜中に残存する応力のＨ’ＪＰｊメ方向の積分値の
ばらつき（即ち、凹部や凸部の平坦部と角部での応力の
膜厚方向の積分値の差）が１０％程度以下に保たれ、こ
の結果応力集中が効果的に防止されるためである。従っ
てこのゲート酸化膜を用いて例えば容量が大きく且つリ
ーク電流の小さいＭＯＳキャパシタを形成することがで
きる。またこのＭＯＳキャパシタを用いて高集積化ｄＲ
ＡＭを構成すれば、ｄＲＡＭのソフトエラーによる誤動
作の確率を下げ、またセンスアンプの動作余裕を大きい
ものとすることができる。
更に一般に、酸化膜中の応力集中の緩和は、酸化雰囲気
中では約９５０℃以上から顕著となり、それ以下では応
力集中を緩和することは実際上困難となってくる。
中では約９５０℃以上から顕著となり、それ以下では応
力集中を緩和することは実際上困難となってくる。
しかし本発明においては凸部又は凹部等の立体形状を有
する半導体基板表面を酸化によって丸める（丸め酸化）
際、フッ素化合物を醸化性雰囲気中に添加することによ
り、８００℃以下の条件でも十分基板表面の立体形状を
丸める効果のある丸め酸化を低温処理にて行なうことが
可能である。
する半導体基板表面を酸化によって丸める（丸め酸化）
際、フッ素化合物を醸化性雰囲気中に添加することによ
り、８００℃以下の条件でも十分基板表面の立体形状を
丸める効果のある丸め酸化を低温処理にて行なうことが
可能である。
第１図（ａ）〜（ｅ）は本発明の一実施例としてｄＲＡ
Ｍセルの製造工程を示す断面図、第２図は同実施例の効
果を説明する為のゲート酸化膜のリーク電流特性を従来
例と比較して示す特性図である。 １・・・ｐ型Ｓｉ基板、 ２・・・フィールド酸
化膜、３・・・溝、 ４・・・丸め酸化膜
。 ５．５’、５“・・・ゲート酸化膜。 ６・・・多結晶シリコソゲ−１−ｆｉｔ極、６’、６’
・・・多結晶シリコンゲート［極、７．８・・・ｎ十型
層。 代理人 弁理士 則 近 憲 倍 量 竹 花 喜久男
Ｍセルの製造工程を示す断面図、第２図は同実施例の効
果を説明する為のゲート酸化膜のリーク電流特性を従来
例と比較して示す特性図である。 １・・・ｐ型Ｓｉ基板、 ２・・・フィールド酸
化膜、３・・・溝、 ４・・・丸め酸化膜
。 ５．５’、５“・・・ゲート酸化膜。 ６・・・多結晶シリコソゲ−１−ｆｉｔ極、６’、６’
・・・多結晶シリコンゲート［極、７．８・・・ｎ十型
層。 代理人 弁理士 則 近 憲 倍 量 竹 花 喜久男
Claims (3)
- （１）立体形状を有するシリコン表面を酸化して酸化膜
を形成するにあたり、シリコン表面をフッ素化合物ガス
を添加した酸化性零囲気中で熱酸化して酸化膜を形成す
ることを特徴とする半導体装置の製造方法。 - （２）前記立体形状を有するシリコンが単結晶シリコン
基板であることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）前記フッ素化合物のガスを添加した酸化性零囲気
中で熱酸化膜を形成した後、これをエッチング除去し、
この熱酸化膜を除去した前記シリコン表面に所望の酸化
膜を形成することを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008959A JP2602808B2 (ja) | 1986-01-21 | 1986-01-21 | 半導体装置の製造方法 |
| US06/866,310 US4735824A (en) | 1985-05-31 | 1986-05-23 | Method of manufacturing an MOS capacitor |
| KR1019860004247A KR900000064B1 (ko) | 1985-05-31 | 1986-05-29 | 캐패시터의 제조방법 |
| DE19863618128 DE3618128A1 (de) | 1985-05-31 | 1986-05-30 | Verfahren zur herstellung eines mos-kondensators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008959A JP2602808B2 (ja) | 1986-01-21 | 1986-01-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169356A true JPS62169356A (ja) | 1987-07-25 |
| JP2602808B2 JP2602808B2 (ja) | 1997-04-23 |
Family
ID=11707206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008959A Expired - Lifetime JP2602808B2 (ja) | 1985-05-31 | 1986-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602808B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459847A (en) * | 1987-08-29 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
| US6063654A (en) * | 1996-02-20 | 2000-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor involving laser treatment |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4244456B2 (ja) | 1999-08-04 | 2009-03-25 | 株式会社デンソー | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| ITMI20010039A1 (it) | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
| JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
-
1986
- 1986-01-21 JP JP61008959A patent/JP2602808B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459847A (en) * | 1987-08-29 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
| US6063654A (en) * | 1996-02-20 | 2000-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor involving laser treatment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2602808B2 (ja) | 1997-04-23 |
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