JPS62169356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62169356A JPS62169356A JP61008959A JP895986A JPS62169356A JP S62169356 A JPS62169356 A JP S62169356A JP 61008959 A JP61008959 A JP 61008959A JP 895986 A JP895986 A JP 895986A JP S62169356 A JPS62169356 A JP S62169356A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon
- oxidation
- substrate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 10
- 150000002222 fluorine compounds Chemical class 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052760 oxygen Inorganic materials 0.000 abstract description 10
- 239000001301 oxygen Substances 0.000 abstract description 10
- 239000007789 gas Substances 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract 1
- 229910052698 phosphorus Inorganic materials 0.000 abstract 1
- 239000011574 phosphorus Substances 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 19
- 238000007254 oxidation reaction Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 7
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- NJNFCDQQEIAOIF-UHFFFAOYSA-N 2-(3,4-dimethoxy-2-methylsulfanylphenyl)ethanamine Chemical compound COC1=CC=C(CCN)C(SC)=C1OC NJNFCDQQEIAOIF-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係わり、たとえば立
体形状を有するシリコン基板上におけるMOSキャパシ
タの製造方法に関する。
体形状を有するシリコン基板上におけるMOSキャパシ
タの製造方法に関する。
MOSダイナミックメモリ(dRAM)は比例縮小期に
従って素子の微細化、高集積化が進められている。dR
AMの構成要素であるMOSキャパシタも例外ではなく
、ゲート酸化膜厚tax及び面積Sの縮小が進んでいる
。スケーリング係数をαとすると、ゲート酸化膜厚はt
ox/αに1面積はS/α2になる。MOSキャパシタ
の容量Cは誘電率をiとして、 C=εS/laxと表
わされるため。
従って素子の微細化、高集積化が進められている。dR
AMの構成要素であるMOSキャパシタも例外ではなく
、ゲート酸化膜厚tax及び面積Sの縮小が進んでいる
。スケーリング係数をαとすると、ゲート酸化膜厚はt
ox/αに1面積はS/α2になる。MOSキャパシタ
の容量Cは誘電率をiとして、 C=εS/laxと表
わされるため。
比例縮小後の容量C′は、C’ =C/αとなり、11
αに小さくなる。こうしてMOSキャパシタの容量が小
さくなると、アルファ線飛来によるソフトエラーが起り
易くなり、またビット線の容量との比が小さくなってセ
ンス余裕が小さくなる結果誤動作を生じる原因になった
りする。このため一般にMOSキャパシタの面積はS/
α2ではなく、S/αの縮小に止めることが行われてい
た。しかし世代毎に寸法縮小は進み、信頼性の高いd
RAMを得ることは限界に近付きつつある。
αに小さくなる。こうしてMOSキャパシタの容量が小
さくなると、アルファ線飛来によるソフトエラーが起り
易くなり、またビット線の容量との比が小さくなってセ
ンス余裕が小さくなる結果誤動作を生じる原因になった
りする。このため一般にMOSキャパシタの面積はS/
α2ではなく、S/αの縮小に止めることが行われてい
た。しかし世代毎に寸法縮小は進み、信頼性の高いd
RAMを得ることは限界に近付きつつある。
MOSキャパシタの容量を大きくする手段として、誘電
率の大きい絶縁膜1例えばTa2O,膜等を用いること
も検討されているが、未だ実用になっていない。また1
0nm以下の極めて薄い信頼性の高いシリコン酸化膜の
適用が検討されているが、これも極めて高純度の純水や
薬品を必要とし、また清浄度の高いクリーンルームを必
要とする、等の理由で実用になっていない。
率の大きい絶縁膜1例えばTa2O,膜等を用いること
も検討されているが、未だ実用になっていない。また1
0nm以下の極めて薄い信頼性の高いシリコン酸化膜の
適用が検討されているが、これも極めて高純度の純水や
薬品を必要とし、また清浄度の高いクリーンルームを必
要とする、等の理由で実用になっていない。
そこで現在、MOSキャパシタの容量を増大する有力な
方法として、半導体基板表面に溝を掘り、占有面積を増
大させることなく実質的にキャパシタ面積の増大を図る
方法が検討されている。ところがこのような溝を1反応
性イオンエツチング(RIE)のような異方性エツチン
グ法により垂直の側壁をもって形成すると、次のような
問題が生じる。即ちこの様な1(凹部)の上部或いは底
部のコーナーの部分(角部)は曲率半径が極めて小さく
、熱酸化によりゲート膜を形成した時、この角部におい
て平坦部より酸化膜厚が簿くなる。
方法として、半導体基板表面に溝を掘り、占有面積を増
大させることなく実質的にキャパシタ面積の増大を図る
方法が検討されている。ところがこのような溝を1反応
性イオンエツチング(RIE)のような異方性エツチン
グ法により垂直の側壁をもって形成すると、次のような
問題が生じる。即ちこの様な1(凹部)の上部或いは底
部のコーナーの部分(角部)は曲率半径が極めて小さく
、熱酸化によりゲート膜を形成した時、この角部におい
て平坦部より酸化膜厚が簿くなる。
この現象は次のように説明されている。シリコンを酸化
すると、形成される酸化膜の体積は元のシリコンの約2
.3倍になる。 このため酸化が進行すると、シリコン
−シリコン酸化膜界面の酸化膜側では圧縮応力が働き、
前述の角部では応力の集中が起こる結果、酸化が抑制さ
れるものと思われる。
すると、形成される酸化膜の体積は元のシリコンの約2
.3倍になる。 このため酸化が進行すると、シリコン
−シリコン酸化膜界面の酸化膜側では圧縮応力が働き、
前述の角部では応力の集中が起こる結果、酸化が抑制さ
れるものと思われる。
このように溝の底部或いは上部の角部で酸化膜厚が平坦
部より薄くなると、この部分は耐圧が低くなり低い電界
で大きいリーク電流が流れる原因となる。使用電圧での
リーク電流を十分小さく保つためにゲート酸化膜厚を厚
くすると、平坦部では厚くなりすぎ、溝を掘って面積を
大きくすることによる容量増大の効果が減殺されること
になる。
部より薄くなると、この部分は耐圧が低くなり低い電界
で大きいリーク電流が流れる原因となる。使用電圧での
リーク電流を十分小さく保つためにゲート酸化膜厚を厚
くすると、平坦部では厚くなりすぎ、溝を掘って面積を
大きくすることによる容量増大の効果が減殺されること
になる。
本発明は、凹部または凸部を形成した半導体基板表面に
均一な厚さの酸化膜、例えばゲート酸化膜を形成して、
MOSキャパシタ等の信頼性を向上することができる。
均一な厚さの酸化膜、例えばゲート酸化膜を形成して、
MOSキャパシタ等の信頼性を向上することができる。
半導体装置の製造方法を提供することを目的とする。
本発明は、凹部または凸部が形成された半導体基板表面
を一旦フッ素化合物を含んだ酸化零四気中にさらし、前
記半導体基板上に熱酸化膜を形成する。しかる後、この
熱酸化膜をエツチング除去することによってシリコン表
面の凹部または凸部の形状に丸みをもたせ、その後シリ
コン表面に新たに酸化膜を形成する。
を一旦フッ素化合物を含んだ酸化零四気中にさらし、前
記半導体基板上に熱酸化膜を形成する。しかる後、この
熱酸化膜をエツチング除去することによってシリコン表
面の凹部または凸部の形状に丸みをもたせ、その後シリ
コン表面に新たに酸化膜を形成する。
次に作用について簡単に説明する。
フッ素化合物たとえばNF3ガスを酸化性雰囲気に添加
するとNF、はシリコン表面で熱的に解離し。
するとNF、はシリコン表面で熱的に解離し。
NF、 NF、、 FあるいはF2といったフッ素系の
ラジカルを形成する。フッ素原子はシリコンに比べ電気
陰性度も太きく5i−F結合の結合エネルギーは5i−
Si結合より大きいため、Si表面ではフッ素化合物の
到達によってSiとFが結合した状態とSiのダングリ
ングボンドの状態を形成する。ダングリングボンドにお
いてシリコンは酸素と結合しやすい。
ラジカルを形成する。フッ素原子はシリコンに比べ電気
陰性度も太きく5i−F結合の結合エネルギーは5i−
Si結合より大きいため、Si表面ではフッ素化合物の
到達によってSiとFが結合した状態とSiのダングリ
ングボンドの状態を形成する。ダングリングボンドにお
いてシリコンは酸素と結合しやすい。
また5i−1’結合はFの電気陰性度がシリコンよりか
なり大きいためシリコン原子は正に電荷をもったイオン
性結合となっている。このため負のイオンをもつ酸素分
子との結合はより容易になる。
なり大きいためシリコン原子は正に電荷をもったイオン
性結合となっている。このため負のイオンをもつ酸素分
子との結合はより容易になる。
従ってフッ素のシリコン表面への到達はシリコンの酸化
性をより高くし、平均的に酸化における界面反応速度を
大きくする。
性をより高くし、平均的に酸化における界面反応速度を
大きくする。
例えば700℃で1100ppのNF、を添加した乾燥
酸素中でシリコン表面を酸化した場合、M形則酸化係数
B/Aと放物線側酸化係数Bはそれぞれ、2.6X10
″″2tIM/hと4.9 X 10−’μs”/hで
あり、同温度の乾燥酸素中での酸化の場合は、[1/A
=2.6X10−μs/ h 、 B =3.6X10
−4m”/ hであり、NF3添加よりB/Aが2桁大
きくなっている。 これから線形則領域から放物線側領
域への移行の目安となるA値は、 NF、を添加する
ことにより1.4μsから190人に減少することがわ
かる。
酸素中でシリコン表面を酸化した場合、M形則酸化係数
B/Aと放物線側酸化係数Bはそれぞれ、2.6X10
″″2tIM/hと4.9 X 10−’μs”/hで
あり、同温度の乾燥酸素中での酸化の場合は、[1/A
=2.6X10−μs/ h 、 B =3.6X10
−4m”/ hであり、NF3添加よりB/Aが2桁大
きくなっている。 これから線形則領域から放物線側領
域への移行の目安となるA値は、 NF、を添加する
ことにより1.4μsから190人に減少することがわ
かる。
つまり、 NF、を添加した乾燥酸素中の場合、乾燥
酸素中のみで酸化した場合と比べ、より薄い膜厚から拡
散律速による酸化に移行する。
酸素中のみで酸化した場合と比べ、より薄い膜厚から拡
散律速による酸化に移行する。
その結果、例えば凸部コーナ一部分は、凸部のコーナ一
部以外の平坦部に比べ応力の作用で酸化膜厚が薄く形成
されるがフッ素の到達によってフッ素化合物を添加しな
い場合に比べより早く拡散律速による酸化に入り、コー
ナ一部分でも平坦部とほぼ均一な膜厚を得ることができ
、又凹部コーナ一部分においては拡散律速による酸化は
逆に抑制されるのでSi/5in2界面は丸みを帯びた
形状に形成されるものと考えられる。
部以外の平坦部に比べ応力の作用で酸化膜厚が薄く形成
されるがフッ素の到達によってフッ素化合物を添加しな
い場合に比べより早く拡散律速による酸化に入り、コー
ナ一部分でも平坦部とほぼ均一な膜厚を得ることができ
、又凹部コーナ一部分においては拡散律速による酸化は
逆に抑制されるのでSi/5in2界面は丸みを帯びた
形状に形成されるものと考えられる。
第7図(a)〜(e)は本発明の一実施例としてdRA
Mセルの製造工程を示す断面図である。先ず第1図(a
)に示すように、比抵抗lOΩ/am程度のp型Si基
板■に、 100〜looOnm程度のフィールド酸化
膜■を形成する。このフィールド酸化膜■は例えば、窒
化膜をマスクとしたLOCO8法。
Mセルの製造工程を示す断面図である。先ず第1図(a
)に示すように、比抵抗lOΩ/am程度のp型Si基
板■に、 100〜looOnm程度のフィールド酸化
膜■を形成する。このフィールド酸化膜■は例えば、窒
化膜をマスクとしたLOCO8法。
全面に酸化膜を形成してこれを選択エツチングする方法
、或いはフィールド領域に予め溝を掘ってこの溝に酸化
膜の埋め込みを行う方法、等により形成する。この後、
dRAMセルのMOSキャパシタ領域内に、第1図(b
)に示すように溝(3)を形成する。この溝■は例えば
、CF4. SF、 、 CCff1.等を主成分とす
るガス或いはこれにHが入ったガスを用いたRIE法に
より形成する。このRIE工程のマスクは通常のフォト
レジストではそれ自体もエツチングされて消失する場合
があるので、例えばCV D 4ニーよる5xO2/
Sx3 N4 / SxO,膜等を用イルことが好まし
い。
、或いはフィールド領域に予め溝を掘ってこの溝に酸化
膜の埋め込みを行う方法、等により形成する。この後、
dRAMセルのMOSキャパシタ領域内に、第1図(b
)に示すように溝(3)を形成する。この溝■は例えば
、CF4. SF、 、 CCff1.等を主成分とす
るガス或いはこれにHが入ったガスを用いたRIE法に
より形成する。このRIE工程のマスクは通常のフォト
レジストではそれ自体もエツチングされて消失する場合
があるので、例えばCV D 4ニーよる5xO2/
Sx3 N4 / SxO,膜等を用イルことが好まし
い。
この後、第1図(c)のように800℃で50ppmの
NF。
NF。
を含んだ酸素中30分間で一旦、酸化膜(イ)(丸め酸
化膜)を形成し、その後この酸化膜(イ)をエツチング
除去する。しかる後1周知の方法により第1図(d)に
示す如く900℃の乾燥酸素中で膜厚15nmのゲート
酸化膜■を形成し、さらにその上にグー1−11極用リ
ン添加多結晶シリコン0を形成する。
化膜)を形成し、その後この酸化膜(イ)をエツチング
除去する。しかる後1周知の方法により第1図(d)に
示す如く900℃の乾燥酸素中で膜厚15nmのゲート
酸化膜■を形成し、さらにその上にグー1−11極用リ
ン添加多結晶シリコン0を形成する。
その後第1図(6)に示すように、第1図(d)の多結
晶シリコン0をパターニングしてキャパシタ電極(6′
)を形成し、 次いでスイッチングMO3FET領域■
に新たにゲート酸化膜(5′)を形成し、更にその上に
ゲート電極(6’)を形成し、ソース。
晶シリコン0をパターニングしてキャパシタ電極(6′
)を形成し、 次いでスイッチングMO3FET領域■
に新たにゲート酸化膜(5′)を形成し、更にその上に
ゲート電極(6’)を形成し、ソース。
ドレイン領域のn+形層■、(8)を形成して、第一図
(e)に示したメモリセルを完成する。
(e)に示したメモリセルを完成する。
以上のような実施例の効果を次に説明する。上記実施例
に従ってゲート酸化膜が形成された、100000個の
溝を含み且つキャパシタ電極を共通にしたMOSキャパ
シタと、従来用いられている方法で乾M!酸素雰囲気中
、900℃の条件でゲート酸゛化膜が形成された同様の
構造のMOSキャパシタのリーク電流(ゲート電圧Vg
−電流rg特性)を比較した。第2図はその比較データ
である。図がら明らかなように本実施例では、従来方法
に比べてリーク電流が大幅に低減されている。
に従ってゲート酸化膜が形成された、100000個の
溝を含み且つキャパシタ電極を共通にしたMOSキャパ
シタと、従来用いられている方法で乾M!酸素雰囲気中
、900℃の条件でゲート酸゛化膜が形成された同様の
構造のMOSキャパシタのリーク電流(ゲート電圧Vg
−電流rg特性)を比較した。第2図はその比較データ
である。図がら明らかなように本実施例では、従来方法
に比べてリーク電流が大幅に低減されている。
こうして本実施例によれば、酸化時に溝の角の部分での
応力集中をおこすことなく均一な厚さでゲート酸化膜を
形成することができ、MOSキャパシタのリーク電流の
増大をもたらすことなく、ゲート酸化膜厚を小さくして
大きい容量を得ることができる。
応力集中をおこすことなく均一な厚さでゲート酸化膜を
形成することができ、MOSキャパシタのリーク電流の
増大をもたらすことなく、ゲート酸化膜厚を小さくして
大きい容量を得ることができる。
なお上記実施例ではNF、添加の酸化は800’C,5
0ppm、 N[’、10□雰囲気で30分間としたが
、 その条件は、本実施例に限定されるものではない。
0ppm、 N[’、10□雰囲気で30分間としたが
、 その条件は、本実施例に限定されるものではない。
例えば文献(M、Morita、 et、 al、 a
ppl、 Phys。
ppl、 Phys。
Lett、、Vol、45.No、12.P、]312
”Fluorine−enhancsd ther
mal oxidation of 5ilic
on in thepresence of NF
、”(1984))に説明されているように酸化膜厚の
増加はNF、の添加が微量の場合、酸化温度が高い程、
顕著である。又、NF、の添加量は増加するに従い酸化
膜のエツチングも同時に進行するので、酸化膜厚はNF
ユ添加量に対してほぼ一定になる。それ故、NF、添加
量と酸化温度をパラメータとして、所望の酸化膜厚を適
宜形成してもよい。
”Fluorine−enhancsd ther
mal oxidation of 5ilic
on in thepresence of NF
、”(1984))に説明されているように酸化膜厚の
増加はNF、の添加が微量の場合、酸化温度が高い程、
顕著である。又、NF、の添加量は増加するに従い酸化
膜のエツチングも同時に進行するので、酸化膜厚はNF
ユ添加量に対してほぼ一定になる。それ故、NF、添加
量と酸化温度をパラメータとして、所望の酸化膜厚を適
宜形成してもよい。
また本実施例ではNF、添加による酸化膜G)はエツチ
ング除去し、その後ゲート酸化膜0を新たに形成したが
、NF、添加による酸化膜■をそのままゲート酸化膜と
して用いることも可能である。
ング除去し、その後ゲート酸化膜0を新たに形成したが
、NF、添加による酸化膜■をそのままゲート酸化膜と
して用いることも可能である。
本発明によれば、凹部または凸部等の立体形状を有する
半導体基板表面に均一な膜厚のゲート酸化膜を形成する
ことができる。これは本発明の条件に従えば、成長する
酸化膜中に残存する応力のH’JPjメ方向の積分値の
ばらつき(即ち、凹部や凸部の平坦部と角部での応力の
膜厚方向の積分値の差)が10%程度以下に保たれ、こ
の結果応力集中が効果的に防止されるためである。従っ
てこのゲート酸化膜を用いて例えば容量が大きく且つリ
ーク電流の小さいMOSキャパシタを形成することがで
きる。またこのMOSキャパシタを用いて高集積化dR
AMを構成すれば、dRAMのソフトエラーによる誤動
作の確率を下げ、またセンスアンプの動作余裕を大きい
ものとすることができる。
半導体基板表面に均一な膜厚のゲート酸化膜を形成する
ことができる。これは本発明の条件に従えば、成長する
酸化膜中に残存する応力のH’JPjメ方向の積分値の
ばらつき(即ち、凹部や凸部の平坦部と角部での応力の
膜厚方向の積分値の差)が10%程度以下に保たれ、こ
の結果応力集中が効果的に防止されるためである。従っ
てこのゲート酸化膜を用いて例えば容量が大きく且つリ
ーク電流の小さいMOSキャパシタを形成することがで
きる。またこのMOSキャパシタを用いて高集積化dR
AMを構成すれば、dRAMのソフトエラーによる誤動
作の確率を下げ、またセンスアンプの動作余裕を大きい
ものとすることができる。
更に一般に、酸化膜中の応力集中の緩和は、酸化雰囲気
中では約950℃以上から顕著となり、それ以下では応
力集中を緩和することは実際上困難となってくる。
中では約950℃以上から顕著となり、それ以下では応
力集中を緩和することは実際上困難となってくる。
しかし本発明においては凸部又は凹部等の立体形状を有
する半導体基板表面を酸化によって丸める(丸め酸化)
際、フッ素化合物を醸化性雰囲気中に添加することによ
り、800℃以下の条件でも十分基板表面の立体形状を
丸める効果のある丸め酸化を低温処理にて行なうことが
可能である。
する半導体基板表面を酸化によって丸める(丸め酸化)
際、フッ素化合物を醸化性雰囲気中に添加することによ
り、800℃以下の条件でも十分基板表面の立体形状を
丸める効果のある丸め酸化を低温処理にて行なうことが
可能である。
第1図(a)〜(e)は本発明の一実施例としてdRA
Mセルの製造工程を示す断面図、第2図は同実施例の効
果を説明する為のゲート酸化膜のリーク電流特性を従来
例と比較して示す特性図である。 1・・・p型Si基板、 2・・・フィールド酸
化膜、3・・・溝、 4・・・丸め酸化膜
。 5.5’、5“・・・ゲート酸化膜。 6・・・多結晶シリコソゲ−1−fit極、6’、6’
・・・多結晶シリコンゲート[極、7.8・・・n十型
層。 代理人 弁理士 則 近 憲 倍 量 竹 花 喜久男
Mセルの製造工程を示す断面図、第2図は同実施例の効
果を説明する為のゲート酸化膜のリーク電流特性を従来
例と比較して示す特性図である。 1・・・p型Si基板、 2・・・フィールド酸
化膜、3・・・溝、 4・・・丸め酸化膜
。 5.5’、5“・・・ゲート酸化膜。 6・・・多結晶シリコソゲ−1−fit極、6’、6’
・・・多結晶シリコンゲート[極、7.8・・・n十型
層。 代理人 弁理士 則 近 憲 倍 量 竹 花 喜久男
Claims (3)
- (1)立体形状を有するシリコン表面を酸化して酸化膜
を形成するにあたり、シリコン表面をフッ素化合物ガス
を添加した酸化性零囲気中で熱酸化して酸化膜を形成す
ることを特徴とする半導体装置の製造方法。 - (2)前記立体形状を有するシリコンが単結晶シリコン
基板であることを特徴とする特許請求の範囲第1項記載
の半導体装置の製造方法。 - (3)前記フッ素化合物のガスを添加した酸化性零囲気
中で熱酸化膜を形成した後、これをエッチング除去し、
この熱酸化膜を除去した前記シリコン表面に所望の酸化
膜を形成することを特徴とする特許請求の範囲第1項記
載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61008959A JP2602808B2 (ja) | 1986-01-21 | 1986-01-21 | 半導体装置の製造方法 |
US06/866,310 US4735824A (en) | 1985-05-31 | 1986-05-23 | Method of manufacturing an MOS capacitor |
KR1019860004247A KR900000064B1 (ko) | 1985-05-31 | 1986-05-29 | 캐패시터의 제조방법 |
DE19863618128 DE3618128A1 (de) | 1985-05-31 | 1986-05-30 | Verfahren zur herstellung eines mos-kondensators |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61008959A JP2602808B2 (ja) | 1986-01-21 | 1986-01-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62169356A true JPS62169356A (ja) | 1987-07-25 |
JP2602808B2 JP2602808B2 (ja) | 1997-04-23 |
Family
ID=11707206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61008959A Expired - Lifetime JP2602808B2 (ja) | 1985-05-31 | 1986-01-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2602808B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6459847A (en) * | 1987-08-29 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
US6063654A (en) * | 1996-02-20 | 2000-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor involving laser treatment |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4244456B2 (ja) | 1999-08-04 | 2009-03-25 | 株式会社デンソー | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
ITMI20010039A1 (it) | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
-
1986
- 1986-01-21 JP JP61008959A patent/JP2602808B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6459847A (en) * | 1987-08-29 | 1989-03-07 | Sony Corp | Manufacture of semiconductor device |
US6063654A (en) * | 1996-02-20 | 2000-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor involving laser treatment |
Also Published As
Publication number | Publication date |
---|---|
JP2602808B2 (ja) | 1997-04-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4735824A (en) | Method of manufacturing an MOS capacitor | |
JPH0648719B2 (ja) | 半導体記憶装置 | |
JPS62169356A (ja) | 半導体装置の製造方法 | |
JPH0618248B2 (ja) | 半導体装置の製造方法 | |
JPH06310654A (ja) | 半導体装置及びその製造方法 | |
JPH01216538A (ja) | 半導体装置およびその製造方法 | |
JPS61107768A (ja) | 半導体記憶装置 | |
JPH02129956A (ja) | 半導体メモリ素子の製造方法 | |
JPS6340362A (ja) | 半導体記憶装置 | |
JPH02130852A (ja) | 半導体装置 | |
JPS61222255A (ja) | 半導体記憶装置の製造方法 | |
JPS6345848A (ja) | 半導体装置の製造方法 | |
JPH02116162A (ja) | 半導体記憶装置 | |
JPH0370381B2 (ja) | ||
JPS6178138A (ja) | 半導体装置の製造方法 | |
JPH01192157A (ja) | 半導体装置 | |
JPS63263757A (ja) | 半導体記憶装置およびその製造方法 | |
JPH025467A (ja) | 半導体装置 | |
JPS5932168A (ja) | バイポ−ラトランジスタの製造方法 | |
JPH02267962A (ja) | 半導体メモリセルとその製造方法 | |
JPS6117144B2 (ja) | ||
JPS6343356A (ja) | 半導体記憶装置およびその製造方法 | |
JPS60111456A (ja) | 半導体記憶装置 | |
JPS587867A (ja) | 半導体装置の製造方法 | |
JPS6118340B2 (ja) |