JPH02130852A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に選択気相成長を用いた
アイソレーションを有する半導体装置およびその製造方
法に関する。

〔従来の技術〕

半導体装置の素子分離技術として、ＬＯＣ：Ｏ８法が最
も一般的に用いられてきた。しかし、このＬＯＣＯ８法
では、素子１１ｊ分離寸法０．８ｕｍ　。

ＭＯＳトランジスタのチャネル幅０．８μｍが微細化の
限界である。そこで、このＬＯＣＯ８法に代わる素子分
離方法として、選択気相成長を用いた素子分離法が注目
されてきており、その具体的方法が特開昭５８−１６８
２５８号に記載されている。

〔発明が解決しようとするｎ題〕

以下、従来の一般的な選択気相成長法を用いたアイソレ
ーションを有する半導体装置の具体例を第２図を用いて
説明する。

まず、シリコン基板１上に素子分離絶縁膜２となる厚い
ＳｉＯｘ膜を、熱酸化法ないしは減圧化学気相成長法に
より形成する６次に、上記素子分離絶縁ＷＡ２をパター
ンニングして、所望の領域のシリコン基板１の表面が露
出するような窓２３゜３を設ける０次いで、選択気相成
長法を用いて、シリコン基板１表面露出部４より単結晶
シリコン５を素子分離絶８ＷＪｉ２表面と同じ位置まで
成長させ、アクティブ領域およびアイソレーション領域
の形成を完了する。

この後、熱酸化法によりゲート絶縁膜６を形成し、しき
い値電圧を調整するためのチャネル部へのイオン打ち込
みを行う０次いで、減圧化学気相成長法により、シリコ
ン膜を堆積した後、リン拡散法により、該シリコン膜に
リンをドーピングする。この後、該シリコン膜をパター
ンニングして、ワード線７を形成する。最後に、ソース
・ドレイン領域となる拡散層８を形成し、選択気相成長
法を用いたアイソレーションを有するＭＯＳ）−ランジ
スタの形成を完了する６ 上記、選択気相成長法を用いたアイソレーションは、溝
埋込みアイソレーションに比べ、素子分離絶縁膜にウェ
ットエツチングに対する弱い部分が無いこと、アクティ
ブ領域形成の際にドライエツチングによる汚染やダメッ
ジが少ないこと等の利点がある。

しかし１反面、素子分離絶縁膜２と単結晶シリコン５と
の界面２４には、単結晶シリコン５のダングリングボン
ドや微小欠陥が無数に存在するなどの問題がある。した
がって１選択気相成長法を用いたアイソレーションを有
するＭｏＳトランジスタは、上記界面部２４によるリー
ク電流があるため、制御が難しく実用化は回置となって
いた。

本発明の目的は、上記問題を解決し１選択気相成長法を
用いたアイソレーションを有する信頼性の高い半導体装
置を提供することとともに、　ＬＳＩの集積度を向上さ
せることである。

〔課題を解決するための手段〕

上記目的は、前記選択気相成長法による単結晶Ｓｉ膜を
、素子分離絶縁膜表面より高い位置まで成長させること
により達成される。

〔作用〕

本発明では、単結晶Ｓｉと素子分離絶縁膜の界面領域を
トランジスタのチャネル部として用いないため、安定し
たトランジスタ特性を得ることができる。また、トラン
ジスタを立体構造とするため、集積度が向上するととも
に、動作速度を速くすることが可能となる。

〔実施例〕

以下、本発明の第１の実施例を第１図を用いて説明する
。

まず、Ｐ型、比抵抗０．１Ω、結晶面方位（１００）の
シリコン基板１上に熱酸化法を用いて、素子分離絶縁膜
２であるＳｉＯｘ膜を約０．４μｍの厚さに形成する１
次に１周知のリソグラフィー及びドライエツチング技術
を用いて、上記素子分離絶縁膜２のパターンニングを行
い、所望の領域に窓３を形成し、シリコン基板表面４を
露出させる。

次に、選択気相成長法を用いて、Ｐ型、比抵抗１０Ω・
国の単結晶シリコン５をシリコン基板表面４より約０．
６μｍの厚さに成長させる。

本実施例においては、単結晶シリコン５の表面が、素子
分離絶縁膜２の表面より約０．２μｍ高い位置になるよ
うにした。また、単結晶シリコン４の選択気相成長は、
ソースガスにＳ　ｉ　ＨｚＣ１１ｚとＨＣＱを、ドーピ
ングガスＰＨａを、また、キャリアガスにＨ２を用いて
、１０００℃の温度で形成した。なお、本実施例におい
ては、素子分離絶縁膜２の表面より上へ成長した単結晶
シリコン膜５の側壁部の面方位が、（１００）面となる
ようにした。

ここで、シリコンの選択気相成長においては、シリコン
の気相エツチング速度に比べ、成長速度があまりに速す
ぎると、第３図に示すようなファセット５−２．５−３
が形成されやすくなる。このファセットである（１１１
）面５−２．（１１１）而５−３は、周知のように、（
１００）面５−１に比べて表面電荷量が約１〜１．５桁
多いため、ＭＯＳトランジスタのチャネル部として用い
ることは好ましくない、また、このようなファセット５
−２．５−３が形成されると、単結晶シリコン５の成長
とともに、各面方位のシリコン表面積を占める割合が変
化するため、複数のトランジスターの特性制御が非常に
困難となる。本実施例では、Ｓ　ｉ　ＨｚＣＱ　ｚとＨ
ＣＱガス流量比を最適化することで、ファセット５−２
．５−３成長を無くした。

次いで、熱酸化法を用いて２０ｎｍのゲート酸化膜６を
形成した０本実施例では、ゲート酸化膜６の形成に、ラ
ンプ加熱による短時間酸化法を用いた。ゲート酸化膜は
、シリコン５のコーナ一部において薄くならないように
、１１００℃の高温で、乾燥酸素を用いて形成した。な
お、減圧化学気相成長法を用いて形成した５ｉｎｓ膜を
ゲート絶縁膜６として用いても良好の結晶が得られた。

次に、ワード線７となるシリコン膜を、減圧化学気相成
長法により、リンをドーピングしながら０．２μｍの厚
さに堆積した。この後、周知のりソグラフイおよびドラ
イエツチング技術によりシリコン膜をパターンニングし
てワード線７を形成した。なお、本実施例では、ワード
線７の加工にマイクロ波励起型のプラズマエツチング装
置を用い、シリコン基板１温度を一１００℃に維持し、
ＳＦＢガスを用いてエツチングした。その結果、段差側
壁のシリコン膜を除去するために長時間のオーバエツチ
ングを行ったが、下層のゲート酸化膜６の削れおよび、
ワード線７のサイドエツチング量のいずれも無視できる
程度であった。

次に、ソース・ドレインとなる領域に、イオン打込み法
により、リンをドーピングした後、９００”Ｃ２０分間
Ｎｚアニールを行い、拡散層８を形成した。

以上により、選択気相成長法を用いたアイソレーション
を有するＭＯＳトランジスタの形成を完了する。

本発明によれば、界面特性の悪い、素子分離絶縁膜２と
選択成長した単結晶シリコン５との界面部分をＭｏＳト
ランジスタの動作と無関係にすることができるので、Ｍ
ＯＳトランジスタの信頼性を向上できる。またアクティ
ブ領域の側壁部も、トランジスタのチャネル部となるの
で、実効的なチャネル幅を長くすることができる。チャ
ネルの相互コンダクタンスは、チャネル幅に比例して大
きくなるのでトランジスタの動作速度を高速化できる。

次に、第４図を用いて、本発明の第２の実施例を説明す
る。

第１の実施例に示したように、Ｐ型、０．１Ω・ｃｍ（
１００）面のシリコン基板１に、熱酸化法法を用いて、
素子分離絶縁膜２となるＳｉＯ２膜を厚さ０．７μｍ形
成する６次いで、電子線リソグラフィおよびドライエツ
チング技術により素子分離絶縁膜２をパターンニングし
、所望の領域にシリコン基板表面４を露出させる０本実
施例においては、シリコン基板表面４の露出部の寸法を
０．２　μｍ　Ｘ　２μｍとした。

次いで、選択気相成長法を用いて、Ｐ型、１０Ω・１の
単結晶シリコン５をシリコン基板表面４の霧出部より０
．７μｍ選択成長させ、第４図の（ａ）に示すように、
アクティブ領域表面と素子分離領域表面が同じ高さにな
るよう形成した。

次いで、ＨＦ水溶液により、素子分離絶縁膜２を０．２
μｍエッチバックして、第４図（ｂ）に示すような構造
とする。次いで、選択気相成長法を用いて、素子分離絶
縁膜２より上に出ているシリコン膜５をさらに０．１μ
ｍ成長させる。シリコン膜５は、上方向と横方向に等方
的に成長した。

本実施例では、アクティブ領域の実効平面面積は、０．
４ｕｍ　Ｘ２．２μｍとなった。

次いで、実施例１と同じ方法で、ゲート酸化膜６を１５
ｎｍ形成した後、減圧化学気相成長法を用いて、リンを
ドーピングしながらシリコン膜を０．２μｍ堆積する。

次に、第４図（Ｑ）のように、公知のリソグラフィー技
術とドライエツチング技術を用いて上記シリコン膜をパ
ターンニングしてワードｍ７を形成した。本実施例にお
いてもワード線７のエツチングにはマイクロ波励起架の
プラズマエツチング装置を用い、シリコン基板１温度を
一１００℃に維持し、ＳＦｅガスによりエツチングした
。

次に、ソース・ドレインとなる領域にイオン打込み法に
より、リンをドーピングする。本実施例においては、単
結晶シリコン５の側壁部にもリンをドーピングするため
、ウェーハを３０″′に傾けてイオン打込みを行った。

最後に、９００℃、２０分間のＮ２アニールを行い拡散
層８を形成し、ＭＯＳトランジスタの形成を完了する。

本実施例によれば、素子寸法の微細化が進んでも実効チ
ャネル幅を大きく確保することができるので、トランジ
スタのスイッチング動作を飛躍的に速くすることが可能
となる。なお、本実施例で作成したＭＯＳトランジスタ
の実効チャネル幅は、平面部で０．４μｍ、側壁部で０
．６μｍであった。

次に、第５図を用いて、本発明の第３の実施例を説明す
る。

まず、実施例１と同じ方法で、Ｐ型、０．１Ω・国、（
１００）面のシリコン基板１上に、厚さ０．４μｍの素
子間分離絶縁膜２．４１Ｐ型、１０Ω・国の単結晶シリ
コン膜５を０．７μｍ形成する。

次いで、ランプ加熱による短時間酸化法を用いてゲート
酸化膜６を１５ｎｍ形成した後、減圧化学気相成長法に
より、リンをドーピングしたシリコン膜を０．２μｍ　
、ＳｉＯ２膜を０．３．ｕｍ堆積する。次いで１周知の
りソグラフイおよびドライエツチング技術を用いてＳｉ
Ｏ２膜、シリコン膜を加工してワード線７，４２を形成
する。この後、イオン打込み法を用いて、拡散層８，９
を形成する。

次に減圧化学気相成長法を用いてＳｉＯ２膜を０．３μ
ｍ堆積し、た後、全面を異方性ドライエツチングでエツ
チングして、層間絶縁膜１０を形成する。このとき、ア
クティブ領域の側壁１１にもサイドスペーサが自己整合
で形成されるので、以降の加工の歩留りが向上する。

次いで、減圧化学気相成長法を用いてリンをドーピング
しながらシリコン膜を０．３μｍ堆積する。この後１周
知のリソグラフィーおよびドライエツチング技術を用い
て、シリコン膜をパターンニングして、電荷蓄積電極１
２．４３および導電帯層１３，４５を形成する。

次いでキャパシタ絶縁膜１４を形成した後、減圧気相成
長法を用いて、リンをドーピングしたシリコン膜を０．
２μｍ４ｉ積し１周知のリソグラフィー及びドライエツ
チング技術を用いてパターンニングを行い、プレート電
極１５を形成して、キャパシタの形成を完了する。

本実施例においては、キャパシタ絶縁膜１４を次のよう
にして形成した。

まず、８５０℃、１気圧のＮ　Ｈａ雰囲気中で２０分間
熱処理することにより蓄積電極１３上に薄い熱窒化膜を
形成する。その後、減圧化学気相成長法により約５ｎｍ
の窒化シリコン膜を形成し、さらに９００℃におけるス
テイーム酸化法を用いて該シリコン膜表面に酸化シリコ
ン膜を形成することにより、キャパシタ絶縁膜１４の形
成を完了する。

容量測定から求めた、該キャパシタ絶縁膜１４の酸化膜
厚換算の厚さは６ｎｍであった。なお、上記窒化シリコ
ン膜および酸化シリコン膜の厚さが種々に異なるもの、
（最後の熱酸化を行なっていないものも含む）、および
、ＴａｚＯａ膜。

ＡＱｚＯｓ膜、あるいは、これらを含む積層膜について
も良好の結果が得られた。さらに、ランプを用いて短時
間に形成した熱酸化膜も信頼性に優れていた。

次に、化学気相成長法を用いて全面に層間絶縁膜１６を
形成した後、周知のリソグラフィー及びドライエツチン
グ技術を用いて導電帯層１３の一部が露出するにうな、
コンタクト孔１７．４４を形成する。最後に、データ線
１８．４６を形成し、本発明の半導体装置を完了した。

本実施例によれば、アクティブ領域の段差が０．３μｍ
あるため、実効的なキャパシタ面積を大きくすることが
でき、十分な容量を確保することができた。

次に第６図を用いて、本発明の第４の実施例を説明する
。

第２の実施例に示したように、Ｐ型、０．１Ω・ａｍ、
（１００）面のシリコン基板１上に厚さ０．８μｍの素
子間分離絶縁膜２および、Ｐ型、１０Ω・ｌの単結晶シ
リコン５を基板表面より０．８μｍの厚さに形成する。

次いで、ＨＦ水溶液により、素子間分離絶縁膜２を０．
５μｍエッチバックして、０．５μｍの段差を形成する
。次いで、ランプ加熱による短時間酸化法を用いてゲー
ト酸化膜６を１５ｎｍ形成した後、減圧化学気相成長法
により、リンをドーピングしながらシリフン膜を０．２
　μｍ　次いで５ｉｎｓ膜を０．３　μｍ堆積する。こ
の後、公知の技術を用いて、ワード線７．拡散膜８，９
を形成する。

本実施例においては、ゲート酸化膜を形成する前に、ラ
ンプ加熱による短時間酸化法を用いて２０ｎｍの犠牲酸
化膜の形成を行った。これにより、アクティブ領域側壁
部のダングリングボンドや微小欠陥を大幅に低減するこ
とができた０次いで、減圧化学気相成長法を用いて、Ｓ
　ｉ　Ｏｘ膜を０．３　　μｍ堆積した後、全面を異方
性ドライエツチングすることにより、眉間絶縁膜１０を
形成する１次いで、減圧化学気相成長法を用いて、５ｉ
０２膜を３０ｎｍ、堆積した後、リングラフィ技術を用
いて拡散層９のみが露出するようにパターンニングする
。この後拡散層９上の５ｉｎｓ膜をＨＦ水溶液を用いて
除去し、拡散層９の表面を露出させる。

次いで、選択気相成長法を用いて、拡散層９より多結晶
シリコン膜を０．３μｍ成長させる。この後、リン拡散
法を用いて、該多結晶シリコンにリンをドーピングして
蓄積電極１２の形成を完了する。

本実施例においては、蓄積電極１２の形成法に、選択気
相成長法を用いたが、減圧化学気相成長法を用いてシリ
コン膜を堆積した後、リソグラフィ及びドライエツチン
グ技術を用いてパターンニングし、蓄積電極１２を形成
することも、もちろん可能である。なお、多結晶シリコ
ンの選択気相成長には、５ｉＨｚＣＱｚとＨＣＱ、およ
びＨｚを用い、成長温度を８００℃とした。

次いで、キャパシタ絶縁膜１４を、第３の実施例と同じ
方法で形成した後、減圧気相成長法を用いてリンをドー
ピングしたシリコン膜を、０．３μｍ堆積し、公知の技
術によりパターンニングを行い、プレート電極１５を形
成する０次いで、全面に層間絶縁膜１６を堆積し、公知
の技術を用いて、拡散層８の一部が露出するような、コ
ンタクト接続孔１７を形成する。最後にデータ線１８を
形成し１本発明の半導体装置の形成を完了した。

本発明によれば、アクティブ領域側壁部１１にそってキ
ャパシタを形成しているので、わずかな平面面積で充分
なキャパシタ容量を確保できる。

従って、セル面積を大幅に縮小することが可能となる。

なお１本実施例では、ｌ交点セル方式を用いたが２交点
セル方式を用いても、むろん可能である。

〔発明の効果〕

以上述べたように、本発明によれば選択気相成長法によ
るアイソレーションを有するＭｏＳトランジスタの欠点
であった、ソース・ドレイン間のリーク電流を低減する
ことができるので、トランジスタ特性が安定する。

また、トランジスタが立体構造であるので。

ＬＳＩの集積度が大幅に向上し、トランジスタの動作速
度も高速化する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す素子形成部の斜視
図、第２図は従来構造を示す平面図および断面図、第３
図は、本発明の第１の実施例を示す素子形成部の平面図
および断面図、第４図は本発明の第２の実施例を示す素
子形成部の断面図。 第５図は本発明の第３の実施例を示す素子形成部の平面
図および断面図、第６図は本発明の第４の実施例を示す
素子形成部の平面図および断面図である。 １・・・シリコン基板、２，２１，４１．５１・・・素
子間分離絶縁膜、４・・・シリコン基板表面露出部、５
゜２３・・・選択成長シリコン膜、６・・・ゲート酸化
膜、７．２２，４２，５２・・・ワード線、８，９・・
・拡散層、１０．１６・・・層間絶縁膜、１１・・・ア
クティブ領域側壁部、１２，４３・・・電荷蓄積電極、
１３゜４５・・・導電帯層、１４・・・キャパシタ絶縁
膜、１５・・・プレート電極、１７，４４，５５・・・
コンタクト孔、１８，４６，５６・・・データ線。 第　２　図 （α） 第　１　圓 第 国 （α） （ｂ） 第 凹 （ｂ） 第 閏 （α） 第 乙 国 （α） （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、選択気相成長法により形成したシリコンの表面をア
   クティブ領域とする半導体装置において、該アクティブ
   領域表面がアイソレーシヨン領域表面よりも上に形成さ
   れていることを特徴とする半導体装置。 ２、アクティブ領域の側壁部の少なくとも一部が、トラ
   ンジスタのチャネルの一部であることを特徴とする特許
   請求の範囲第１項記載の半導体装置。 ３、上記トランジスタのチャネル幅が、平面部に比べ側
   壁部分の方が長いことを特徴とする特許請求の範囲第２
   項記載の半導体装置。 ４、上記トランジスタのチャネル部となる面の結晶方位
   が、平面部および側面部ともに｛１００｝面であること
   を特徴とする特許請求の範囲第３項記載の半導体装置。 ５、上記トランジスタのゲート絶縁膜が化学気相成長法
   により形成したＳｉＯ＿２膜から成ることを特徴とする
   特許請求の範囲第４項記載の半導体装置。 ６、上記ランジスタのゲート絶縁膜が、ランプ加熱によ
   る１０００℃以上の温度で形成されたＳｉＯ＿２膜から
   成ることを特徴とする特許請求の範囲第４項記載の半導
   体装置。 ７、一つのスイッチング用トランジスタと、一つの電荷
   蓄積用キヤパシタを最小単位とする半導体装置において
   、上記スイッチングトランジスタが、素子分離絶縁膜表
   面より上に形成したシリコン島上に形成され、且つ上記
   電荷蓄積用キャパシタの少なくとも一部が、上記シリコ
   ン島の側壁部と、上記スイッチングトランジスタの側壁
   部に形成されていることを特徴とする半導体装置。 ８、導体あるいは半導体表面に絶縁膜を形成する工程と
   、上記絶縁膜の所望の領域に開口部を設ける工程と、該
   開口部の底面に露出した上記導体あるいは半導体表面か
   ら単結晶シリコン膜を上記絶縁膜表面より上まで選択的
   に成長させる工程と、該単結晶シリコン上にスイッチン
   グトランジスタを形成する工程と、該スイッチングトラ
   ンジスタ上に第２の絶縁膜を形成する工程と、上記スイ
   ッチングトランジスタの一方の拡散層の表面および側面
   を露出させる工程と該露出した拡散層より第２のシリコ
   ン膜を選択的に成長させる工程と、該第２のシリコン膜
   上に誘電体膜を形成する工程と、該誘電体膜上に導電膜
   を形成する工程とを少なくとも含んで成ることを特徴と
   する半導体装置の製造方法。