JPS62151901A - 機構及び駆動回路の保護方式 - Google Patents
機構及び駆動回路の保護方式Info
- Publication number
- JPS62151901A JPS62151901A JP29086085A JP29086085A JPS62151901A JP S62151901 A JPS62151901 A JP S62151901A JP 29086085 A JP29086085 A JP 29086085A JP 29086085 A JP29086085 A JP 29086085A JP S62151901 A JPS62151901 A JP S62151901A
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- JP
- Japan
- Prior art keywords
- circuit
- drive
- program control
- lock
- abnormality
- Prior art date
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- Pending
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラムによる機構制御に関し、特にプロ
グラム制御異常時の機構及びこの機構を駆動する駆動回
路の保護方式に関する。
グラム制御異常時の機構及びこの機構を駆動する駆動回
路の保護方式に関する。
近年、プリンタ装置等の各種の装置は、マイクロプロセ
ッサを搭載し、種々の機能を実現している。従ってプロ
グラム開発、デバ・ツク中のノーグ発生及びフィールド
にて稼働している際の外来ノイズ（ＡＣラインノイズ、
静電気等）の影響によりマイクロプロセッサが誤動作し
、正常なプログラム制御が実行できないことがある。こ
のとき各Ｘ１０制御によりモータ、ソレノイド等の機構
負荷（以下メカ負荷と称する）を駆動回路を介して駆動
させていた場合、異常動作状態となる。又、駆動回路の
励磁時間が規定外となり、破損する恐れがある。
ッサを搭載し、種々の機能を実現している。従ってプロ
グラム開発、デバ・ツク中のノーグ発生及びフィールド
にて稼働している際の外来ノイズ（ＡＣラインノイズ、
静電気等）の影響によりマイクロプロセッサが誤動作し
、正常なプログラム制御が実行できないことがある。こ
のとき各Ｘ１０制御によりモータ、ソレノイド等の機構
負荷（以下メカ負荷と称する）を駆動回路を介して駆動
させていた場合、異常動作状態となる。又、駆動回路の
励磁時間が規定外となり、破損する恐れがある。
このような危険性からメカ負荷及び駆動回路を保護する
従来の方式では、駆動回路最終段での電流検知、ヒユー
ズ検知及び温度検知等により異常を検出し、駆動回路又
はメカ負荷が破壊されるのを保護している。
従来の方式では、駆動回路最終段での電流検知、ヒユー
ズ検知及び温度検知等により異常を検出し、駆動回路又
はメカ負荷が破壊されるのを保護している。
このように従来の機構及び駆動回路の保護方式では、メ
カ負荷及び駆動回路にストレスが加わった後に異常を検
知し、破壊を回避している。したがってメカ負荷及び駆
動回路へのストレスが加わる前にこれらを保護すること
は行われていなかった。
カ負荷及び駆動回路にストレスが加わった後に異常を検
知し、破壊を回避している。したがってメカ負荷及び駆
動回路へのストレスが加わる前にこれらを保護すること
は行われていなかった。
本発明の目的は、プログラム制御が正常に動作していな
いことを検知し、駆動回路を強制的に動作負荷状態（ド
ライブロック状態）にし、メカ負荷及び駆動回路を保護
する方式を提供するこトニある。
いことを検知し、駆動回路を強制的に動作負荷状態（ド
ライブロック状態）にし、メカ負荷及び駆動回路を保護
する方式を提供するこトニある。
本発明は、プログラム制御される機構及び前記機構を駆
動する駆動回路の保護方式において、プログラム制御異
常を検出する回路と、前記検出回路がプログラム制御異
常を検出した事を示す表示回路と、前記検出回路からの
出力信号を受けて前記駆動回路を動作不可状態にするド
ライブロック回路と、前記ドライブロック回路のドライ
ブロック機能を有効あるいは無効にする切替え回路とを
有し、前記機構及び駆動回路にストレスを加えることな
く前記駆動回路からの駆動電流を切断することを特徴と
している。
動する駆動回路の保護方式において、プログラム制御異
常を検出する回路と、前記検出回路がプログラム制御異
常を検出した事を示す表示回路と、前記検出回路からの
出力信号を受けて前記駆動回路を動作不可状態にするド
ライブロック回路と、前記ドライブロック回路のドライ
ブロック機能を有効あるいは無効にする切替え回路とを
有し、前記機構及び駆動回路にストレスを加えることな
く前記駆動回路からの駆動電流を切断することを特徴と
している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。モ
ータ、ソレノイド等のメカ負荷１を駆動する駆動回路２
は、マイクロプロセッサを搭載したコントロール回路３
により制御される。本実施例では、コントロール回路３
以外に、プログラム制御異常を検出する回路４と、プロ
グラム制御異常を検出したことを示すドライブロック表
示回路５と、検出回路４からの出力信号を受けて駆動回
路２を動作不可状態にするドライブロック回路６と、プ
ログラム制御異常及び障害原因解析を容易にする為にド
ライブロック回路６のドライブロック機能を無効にする
切替え回路７とを有している。
ータ、ソレノイド等のメカ負荷１を駆動する駆動回路２
は、マイクロプロセッサを搭載したコントロール回路３
により制御される。本実施例では、コントロール回路３
以外に、プログラム制御異常を検出する回路４と、プロ
グラム制御異常を検出したことを示すドライブロック表
示回路５と、検出回路４からの出力信号を受けて駆動回
路２を動作不可状態にするドライブロック回路６と、プ
ログラム制御異常及び障害原因解析を容易にする為にド
ライブロック回路６のドライブロック機能を無効にする
切替え回路７とを有している。
プログラム制御異常を検出する回路４における検出方式
は３つの方式を併用している。第１はプログラマブルタ
イマを使用してプログラム制御の異常を検出する方式で
あり、第２はプログラム制御可能なドライブロックＩ１
０ボートを設けてプログラム制御の異常を検出する方式
であり、第３はメモリパリティ検出回路を設けてプログ
ラム制御の異常を検出する方式である。このため、プロ
グラム制御異常検出回路４は、プログラマブルタイマ８
．ドライブロックＩ１０ボート９．メモリパリティ検出
回路１０を備えている。プログラマブルタイマ８及びド
ライブロックＩ１０ポート９は直接に、メモリパリティ
検出回路１０は、フリップフロップ（Ｆ／Ｆ）回路１１
を経てＯＲ回路１２にそれぞれ接続されている。ＯＲ回
路１２は、さらに、ドライブロック表示回路５及び切替
え回路７にそれぞれ接続されている。
は３つの方式を併用している。第１はプログラマブルタ
イマを使用してプログラム制御の異常を検出する方式で
あり、第２はプログラム制御可能なドライブロックＩ１
０ボートを設けてプログラム制御の異常を検出する方式
であり、第３はメモリパリティ検出回路を設けてプログ
ラム制御の異常を検出する方式である。このため、プロ
グラム制御異常検出回路４は、プログラマブルタイマ８
．ドライブロックＩ１０ボート９．メモリパリティ検出
回路１０を備えている。プログラマブルタイマ８及びド
ライブロックＩ１０ポート９は直接に、メモリパリティ
検出回路１０は、フリップフロップ（Ｆ／Ｆ）回路１１
を経てＯＲ回路１２にそれぞれ接続されている。ＯＲ回
路１２は、さらに、ドライブロック表示回路５及び切替
え回路７にそれぞれ接続されている。
次に、本実施例の動作を説明する。まず、プログラマブ
ルタイマを使用する方式では、プログラム制御上ある一
定時間内に必ず実行するルーチン内にプログラマブルタ
イマ８をセットするＩ１０命令を組込む。このときセッ
トするタイマ値ＴＩは必ず実行するルーチンの時間間隔
Ｔ２とは、Ｔ１〉Ｔ２の関係にあるようにする。第２図
に、プログラマブルタイマを用いた検出方式のタイムチ
ャートを示す。プログラム制御が正常な場合は、プログ
ラマブルタイマ８は、タイムアウトを発生しない。この
ときプログラマブルタイマ８の出力信号１３は、“０”
となる。プログラム制御に異常が発生した場合、プログ
ラマブルタイマ８は未セットとなる結果、プログラマブ
ルタイマ８の出力信号１３は“１゛（ドライブロック指
定）となり、ＯＲ回路１２に出力される。
ルタイマを使用する方式では、プログラム制御上ある一
定時間内に必ず実行するルーチン内にプログラマブルタ
イマ８をセットするＩ１０命令を組込む。このときセッ
トするタイマ値ＴＩは必ず実行するルーチンの時間間隔
Ｔ２とは、Ｔ１〉Ｔ２の関係にあるようにする。第２図
に、プログラマブルタイマを用いた検出方式のタイムチ
ャートを示す。プログラム制御が正常な場合は、プログ
ラマブルタイマ８は、タイムアウトを発生しない。この
ときプログラマブルタイマ８の出力信号１３は、“０”
となる。プログラム制御に異常が発生した場合、プログ
ラマブルタイマ８は未セットとなる結果、プログラマブ
ルタイマ８の出力信号１３は“１゛（ドライブロック指
定）となり、ＯＲ回路１２に出力される。
次に、プログラム制御可能なドライブロックＩ１０ボー
トを使用する方式は、プログラム制御上、絶対に実行し
ない番地にＲ３Ｔ命令を組込み、Ｒ’ＳＴ命令の飛び先
番地にドライブロックＩ１０ポート９を制御するＩ１０
命令を組込む。第３図はそのプログラムの実施の一例を
示しており、第３図（ａ）はプログラム制御上実行しな
い番地のＲ８Ｔ命令、第３図（ｂ）はＲ３Ｔ命令ジャン
プ先番地のＩ１０ポート制御用ＯＵＴ命令である。Ｉ１
０ポート制御用ＯＵＴ命令は、ドライブロソク状態を出
力する命令である。プログラム制御が異常となり、Ｒ３
Ｔ命令が組込まれている番地を実行した場合ドライブロ
ックＩ１０ポート９の出力信号１４は“１” （ドライ
ブロック指定）となり、ＯＲ回路１２に出力される。又
プログラムが各種Ｉ１０制御上異常を検出した場合も同
様にドライブロックＩ１０ポート９に対しＩ１０命令を
実行し出力信号１４を“１”にし、ＯＲ回路１２に出力
する。
トを使用する方式は、プログラム制御上、絶対に実行し
ない番地にＲ３Ｔ命令を組込み、Ｒ’ＳＴ命令の飛び先
番地にドライブロックＩ１０ポート９を制御するＩ１０
命令を組込む。第３図はそのプログラムの実施の一例を
示しており、第３図（ａ）はプログラム制御上実行しな
い番地のＲ８Ｔ命令、第３図（ｂ）はＲ３Ｔ命令ジャン
プ先番地のＩ１０ポート制御用ＯＵＴ命令である。Ｉ１
０ポート制御用ＯＵＴ命令は、ドライブロソク状態を出
力する命令である。プログラム制御が異常となり、Ｒ３
Ｔ命令が組込まれている番地を実行した場合ドライブロ
ックＩ１０ポート９の出力信号１４は“１” （ドライ
ブロック指定）となり、ＯＲ回路１２に出力される。又
プログラムが各種Ｉ１０制御上異常を検出した場合も同
様にドライブロックＩ１０ポート９に対しＩ１０命令を
実行し出力信号１４を“１”にし、ＯＲ回路１２に出力
する。
ハードウェアによるメモリパリティ検出回路を用いる場
合には、メモリパリティ検出回路１０にてメモリパリテ
ィエラーを検出した場合、プログラム制御は不可状態と
なる。このメモリパリティ検出回路１０の出力信号１５
をフリップフロップ回路（Ｆ／Ｆ）１１でラッチし、そ
の出力信号１６（”１”−ドライブロック指定）をＯＲ
回路１２に出力する。
合には、メモリパリティ検出回路１０にてメモリパリテ
ィエラーを検出した場合、プログラム制御は不可状態と
なる。このメモリパリティ検出回路１０の出力信号１５
をフリップフロップ回路（Ｆ／Ｆ）１１でラッチし、そ
の出力信号１６（”１”−ドライブロック指定）をＯＲ
回路１２に出力する。
以上の３つのプログラム制御異常検出方式で検出された
出力信号１３，１４．１５をＯＲ回路１２で論理ＯＲを
とり、その出力信号１７を切替え回路７及びドライブロ
ック表示回路５に出力する。
出力信号１３，１４．１５をＯＲ回路１２で論理ＯＲを
とり、その出力信号１７を切替え回路７及びドライブロ
ック表示回路５に出力する。
切替え回路７は、ドライブロック回路６のドライブロッ
ク機能を有効／無効にする為の回路であり、その出力信
号１８はドライブロック回路６に出力される。ドライブ
ロック機能が有効指定の場合、ＯＲ回路１２の出力信号
１７の状態が切替え回路７を介してドライブロック回路
６に通知される。
ク機能を有効／無効にする為の回路であり、その出力信
号１８はドライブロック回路６に出力される。ドライブ
ロック機能が有効指定の場合、ＯＲ回路１２の出力信号
１７の状態が切替え回路７を介してドライブロック回路
６に通知される。
ドライブロック機能が有効状態でＯＲ回路１２の出力信
号１７が“１”状態にあるとき、ドライブロック回路６
は出力信号１９により駆動回路２を動作不可状態（ドラ
イブロック状態）にし駆動電流を切断し、メカ負荷１及
び駆動回路２を保護する。一方、ドライブロック表示回
路５は、ＯＲ回路１２の出力信号１７の状態を表示し、
プログラム制御の異常状態を外部に通知する。
号１７が“１”状態にあるとき、ドライブロック回路６
は出力信号１９により駆動回路２を動作不可状態（ドラ
イブロック状態）にし駆動電流を切断し、メカ負荷１及
び駆動回路２を保護する。一方、ドライブロック表示回
路５は、ＯＲ回路１２の出力信号１７の状態を表示し、
プログラム制御の異常状態を外部に通知する。
又、切替え回路７をドライブロック無効指定にすること
により、駆動回路２は常に動作可能状態となり、プログ
ラム制御異常及び障害原因解析が容易となる。
により、駆動回路２は常に動作可能状態となり、プログ
ラム制御異常及び障害原因解析が容易となる。
以上説明したように、本発明は、プログラム制御異常を
検出する手段と強制ドライバーロック手段及び異常内容
表示手段を設けることによりプリンタ装置等のメカ負荷
及び駆動回路にストレスを加えることなく、事前に保護
することができ、又異常表示手段によりプログラム制御
異常状態を確認できる効果がある。
検出する手段と強制ドライバーロック手段及び異常内容
表示手段を設けることによりプリンタ装置等のメカ負荷
及び駆動回路にストレスを加えることなく、事前に保護
することができ、又異常表示手段によりプログラム制御
異常状態を確認できる効果がある。
第１図は、本発明の一実施例を示すブロック図、第２図
はプログラマブルタイマによるプログラム制御異常検出
方式のタイムチャート、第３図はドライブロックＩ１０
ポートによるプログラム制御異常検出のプログラム例を
示す図である。 ｌ・・・・・メカ負荷 ２・・・・・駆動回路 ３・・・・・コントロール回路 ４・・・・・プログラム制御異常検出回路５°・・・・
・ドライブロック表示回路６・・・・・ドライブロック
回路 ７・・・・・切替え回路 ８・・・・・プログラマブルタイマ ９・・・・・ドライブロック■／○ポート１０・・・・
メモリパリティ検出回路 １１・・・・フリップフロップ回路 １２・・・・ＯＲ回路
はプログラマブルタイマによるプログラム制御異常検出
方式のタイムチャート、第３図はドライブロックＩ１０
ポートによるプログラム制御異常検出のプログラム例を
示す図である。 ｌ・・・・・メカ負荷 ２・・・・・駆動回路 ３・・・・・コントロール回路 ４・・・・・プログラム制御異常検出回路５°・・・・
・ドライブロック表示回路６・・・・・ドライブロック
回路 ７・・・・・切替え回路 ８・・・・・プログラマブルタイマ ９・・・・・ドライブロック■／○ポート１０・・・・
メモリパリティ検出回路 １１・・・・フリップフロップ回路 １２・・・・ＯＲ回路
Claims (1)
- （１）プログラム制御される機構及び前記機構を駆動す
る駆動回路の保護方式において、プログラム制御異常を
検出する回路と、前記検出回路がプログラム制御異常を
検出した事を示す表示回路と、前記検出回路からの出力
信号を受けて前記駆動回路を動作不可状態にするドライ
ブロック回路と、前記ドライブロック回路のドライブロ
ック機能を有効あるいは無効にする切替え回路とを有し
、前記機構及び駆動回路にストレスを加えることなく前
記駆動回路からの駆動電流を切断することを特徴とする
機構及び駆動回路の保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29086085A JPS62151901A (ja) | 1985-12-25 | 1985-12-25 | 機構及び駆動回路の保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29086085A JPS62151901A (ja) | 1985-12-25 | 1985-12-25 | 機構及び駆動回路の保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151901A true JPS62151901A (ja) | 1987-07-06 |
Family
ID=17761428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29086085A Pending JPS62151901A (ja) | 1985-12-25 | 1985-12-25 | 機構及び駆動回路の保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151901A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015108944A (ja) * | 2013-12-04 | 2015-06-11 | 株式会社デンソー | 車両用電子制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154604A (en) * | 1979-05-18 | 1980-12-02 | Tsubakimoto Chain Co | Sequence controller |
| JPS6015701A (ja) * | 1983-07-07 | 1985-01-26 | Toshiba Corp | 制御インタ−フエ−ス装置 |
-
1985
- 1985-12-25 JP JP29086085A patent/JPS62151901A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154604A (en) * | 1979-05-18 | 1980-12-02 | Tsubakimoto Chain Co | Sequence controller |
| JPS6015701A (ja) * | 1983-07-07 | 1985-01-26 | Toshiba Corp | 制御インタ−フエ−ス装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015108944A (ja) * | 2013-12-04 | 2015-06-11 | 株式会社デンソー | 車両用電子制御装置 |
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