JP2580673B2 - 電源制御装置 - Google Patents
電源制御装置Info
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- JP2580673B2 JP2580673B2 JP63023786A JP2378688A JP2580673B2 JP 2580673 B2 JP2580673 B2 JP 2580673B2 JP 63023786 A JP63023786 A JP 63023786A JP 2378688 A JP2378688 A JP 2378688A JP 2580673 B2 JP2580673 B2 JP 2580673B2
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- Japan
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- signal
- power supply
- circuit
- power
- alarm
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置などに使用される電源制御装
置に係わり、特に電源に異常が生じたときの処理方式を
改良した電源制御装置に関する。
置に係わり、特に電源に異常が生じたときの処理方式を
改良した電源制御装置に関する。
マイクロコンピュータを利用したシステムや各種情報
処理装置あるいは通常の電子機器においても、安定化電
源は不可欠であり、種々の方式のものが考案され、使用
されている。一方、このような安定化電源を用いても、
電源が正常に動作しなければ、高価な装置を破壊する恐
れもあり、様々な対策が施されている。その中で電源故
障時に電源異常（以下アラームと呼ぶ。）信号を発生さ
せ、故障除去後に電源を再投入する方法も知られてい
る。
処理装置あるいは通常の電子機器においても、安定化電
源は不可欠であり、種々の方式のものが考案され、使用
されている。一方、このような安定化電源を用いても、
電源が正常に動作しなければ、高価な装置を破壊する恐
れもあり、様々な対策が施されている。その中で電源故
障時に電源異常（以下アラームと呼ぶ。）信号を発生さ
せ、故障除去後に電源を再投入する方法も知られてい
る。
第３図は、この種のアラーム信号により電源の投入切
断を制御する電源制御装置を示すブロック図、第４図
は、この電源制御装置の動作を示すタイミング図であ
る。
断を制御する電源制御装置を示すブロック図、第４図
は、この電源制御装置の動作を示すタイミング図であ
る。
図示しない上位装置から、電源11に対する投入・切断
信号12があると、この投入・切断信号12は、電源制御装
置13の電源制御回路14の論理積回路（以下AND回路）15
に入力される。このAND回路15の出力は、投入・切断信
号16となり、さらに論理和回路（以下OR回路）17を通し
て投入・切断信号18となり電源11に送出される。電源11
は、これにより投入・切断される。ここで、電源11に何
らかの異常があると、アラーム信号21が発生され、これ
は電源制御回路14のAND回路15の否定入力端子に入力さ
れる。このときのアラーム信号21は論理レベル１なの
で、AND回路15の否定入力端子にはレベル０の信号が入
力される。したがって、図示しない上位装置からの投入
・切断信号12の投入信号はインヒビットされ、AND回路1
5の出力である投入・切断信号16は論理レベル０、OR回
路17の出力の投入・切断信号18も０レベルになり、電源
11は切断される。その後、図示しない上位装置から電源
制御装置13に投入・切断信号12が送られ、電源投入指示
があると（第４図のａ）、電源制御回路14は、電源制御
装置13のアラームリセット信号発生回路20にリセット信
号発生指示信号21を発する。このリセット信号発生回路
20は、OR回路17を通して、電源11に内蔵される図示しな
いアラーム信号ラッチ回路にリセット信号22を送出する
（第４図のｂ）。これにより、図示しないアラーム信号
ラッチ回路はリセットされ、アラーム信号21がリセット
される。このようにアラーム信号21をリセットすること
により（第４図のｃ）、アラーム信号21の発生とともに
インヒビットされていた投入・切断信号16の投入信号が
再び有効になる（第４図のｄ）。ところで、リセット信
号22はパルス状に電源投入信号線上、すなわち、OR回路
17に与えられるので、投入・切断信号18は第４図ｅに示
したように投入・切断信号18が与えられる前にリセット
信号22が重畳された形になる。このため、電源11の出力
VOUTは第４図ｆに示したように一旦投入され、次に切断
され、再び投入されるという不安定な状態になる。この
状態の後、出力VOUTは安定になり、その時点で投入完了
信号25（第４図のｇ）が電源制御回路14に送られ、投入
が完了する。
信号12があると、この投入・切断信号12は、電源制御装
置13の電源制御回路14の論理積回路（以下AND回路）15
に入力される。このAND回路15の出力は、投入・切断信
号16となり、さらに論理和回路（以下OR回路）17を通し
て投入・切断信号18となり電源11に送出される。電源11
は、これにより投入・切断される。ここで、電源11に何
らかの異常があると、アラーム信号21が発生され、これ
は電源制御回路14のAND回路15の否定入力端子に入力さ
れる。このときのアラーム信号21は論理レベル１なの
で、AND回路15の否定入力端子にはレベル０の信号が入
力される。したがって、図示しない上位装置からの投入
・切断信号12の投入信号はインヒビットされ、AND回路1
5の出力である投入・切断信号16は論理レベル０、OR回
路17の出力の投入・切断信号18も０レベルになり、電源
11は切断される。その後、図示しない上位装置から電源
制御装置13に投入・切断信号12が送られ、電源投入指示
があると（第４図のａ）、電源制御回路14は、電源制御
装置13のアラームリセット信号発生回路20にリセット信
号発生指示信号21を発する。このリセット信号発生回路
20は、OR回路17を通して、電源11に内蔵される図示しな
いアラーム信号ラッチ回路にリセット信号22を送出する
（第４図のｂ）。これにより、図示しないアラーム信号
ラッチ回路はリセットされ、アラーム信号21がリセット
される。このようにアラーム信号21をリセットすること
により（第４図のｃ）、アラーム信号21の発生とともに
インヒビットされていた投入・切断信号16の投入信号が
再び有効になる（第４図のｄ）。ところで、リセット信
号22はパルス状に電源投入信号線上、すなわち、OR回路
17に与えられるので、投入・切断信号18は第４図ｅに示
したように投入・切断信号18が与えられる前にリセット
信号22が重畳された形になる。このため、電源11の出力
VOUTは第４図ｆに示したように一旦投入され、次に切断
され、再び投入されるという不安定な状態になる。この
状態の後、出力VOUTは安定になり、その時点で投入完了
信号25（第４図のｇ）が電源制御回路14に送られ、投入
が完了する。
このように、従来の電源制御装置においては、電源異
常処理後、再度電源を投入するとき、アラーム信号を解
除するリセット信号が電源投入信号線上にパルス状に与
えられる。このため、電源の出力電圧が、安定な出力状
態になる前にパルス状の望ましくない出力を与えるとい
う問題が生じる。これは、負荷としての論理装置などに
悪影響を与えるという欠点をもたらす。
常処理後、再度電源を投入するとき、アラーム信号を解
除するリセット信号が電源投入信号線上にパルス状に与
えられる。このため、電源の出力電圧が、安定な出力状
態になる前にパルス状の望ましくない出力を与えるとい
う問題が生じる。これは、負荷としての論理装置などに
悪影響を与えるという欠点をもたらす。
そこで本発明の目的は、アラーム発生後の電源再投入
時に電源出力が一定になる前に不要な出力の発生を防止
し、従来の問題点を解決することができる電源制御装置
を提供することにある。
時に電源出力が一定になる前に不要な出力の発生を防止
し、従来の問題点を解決することができる電源制御装置
を提供することにある。
本発明の電源制御装置は、電源投入信号が与えられて
いる間は電源異常信号を有効にする回路と、電源障害に
より一旦切断された電源の再投入時に、上位装置などか
らの電源投入信号を受けてリセット信号を出力する電源
異常信号リセット信号発生回路と、この電源異常信号リ
セット信号発生回路からのリセット信号により上記電源
異常信号をリセットする回路とを具備したものである。
いる間は電源異常信号を有効にする回路と、電源障害に
より一旦切断された電源の再投入時に、上位装置などか
らの電源投入信号を受けてリセット信号を出力する電源
異常信号リセット信号発生回路と、この電源異常信号リ
セット信号発生回路からのリセット信号により上記電源
異常信号をリセットする回路とを具備したものである。
したがって、本発明による電源制御装置を用いると、
電源投入信号がないときは、アラーム信号を無効にし、
かつアラーム発生後の電源再投入時に電源投入信号線と
は無関係にアラーム信号をリセットすることにより、電
源出力が一定になる前に従来生じたパルス状電源出力を
防止することができる。
電源投入信号がないときは、アラーム信号を無効にし、
かつアラーム発生後の電源再投入時に電源投入信号線と
は無関係にアラーム信号をリセットすることにより、電
源出力が一定になる前に従来生じたパルス状電源出力を
防止することができる。
以下実施例につき本発明を詳細に説明する。
第１図は本実施例の電源制御装置を示すブロック図、
第２図はその動作タイミング図を示す図である。第３図
および第４図と同一部分には同一の符号を付しており、
それらの説明は適宜省略する。
第２図はその動作タイミング図を示す図である。第３図
および第４図と同一部分には同一の符号を付しており、
それらの説明は適宜省略する。
図において、図示しない上位装置からの電源11に対す
る投入・切断信号12は、電源制御装置12の電源制御回路
14を構成するAND回路15の一方の入力端子に与えられ
る。このAND回路15から出力された投入・切断信号16は
電源11に送出され、これにより電源11は出力電圧VOUTを
与える。AND回路15の他方の入力端子は否定をとるよう
になっている。この否定入力端子には、電源11からのア
ラーム信号17が、本発明の特徴をなすAND回路18を通し
て第２アラーム信号19になり、さらにラッチ回路20を通
して第３アラーム信号21となって入力される。
る投入・切断信号12は、電源制御装置12の電源制御回路
14を構成するAND回路15の一方の入力端子に与えられ
る。このAND回路15から出力された投入・切断信号16は
電源11に送出され、これにより電源11は出力電圧VOUTを
与える。AND回路15の他方の入力端子は否定をとるよう
になっている。この否定入力端子には、電源11からのア
ラーム信号17が、本発明の特徴をなすAND回路18を通し
て第２アラーム信号19になり、さらにラッチ回路20を通
して第３アラーム信号21となって入力される。
AND回路18の他方の入力端子には電源制御回路14のAND
回路15の出力である投入・切断信号16が分岐されて入力
される。この投入・切断信号16が投入信号でないとき
は、AND回路18には論理０レベルが入力され、したがっ
て第１アラーム信号17があっても第２アラーム信号19は
０となり、アラームは無効、すなわちアラームがないの
と同じになる。このアラームを有効にするのは投入・切
断信号16が投入信号の場合だけである。ラッチ回路20に
は、電源障害で一旦切断された電源11を再投入する場合
に用いられる。すなわち、図示しない上位装置からアラ
ームリセット信号発生回路24に投入・切断信号12が与え
られると、このアラームリセット信号発生回路24はリセ
ット信号25をラッチ回路20に送出する。これを受けたラ
ッチ回路20は第２アラーム信号19をリセットする。すな
わち、第２アラーム信号19が１のときは、その出力であ
る第３アラーム信号21は０になる。さらに、電源投入が
完了すると、電源11から投入完了信号26を電源制御回路
14に与え、これにより電源11からは一定出力VOUTが与え
られる。
回路15の出力である投入・切断信号16が分岐されて入力
される。この投入・切断信号16が投入信号でないとき
は、AND回路18には論理０レベルが入力され、したがっ
て第１アラーム信号17があっても第２アラーム信号19は
０となり、アラームは無効、すなわちアラームがないの
と同じになる。このアラームを有効にするのは投入・切
断信号16が投入信号の場合だけである。ラッチ回路20に
は、電源障害で一旦切断された電源11を再投入する場合
に用いられる。すなわち、図示しない上位装置からアラ
ームリセット信号発生回路24に投入・切断信号12が与え
られると、このアラームリセット信号発生回路24はリセ
ット信号25をラッチ回路20に送出する。これを受けたラ
ッチ回路20は第２アラーム信号19をリセットする。すな
わち、第２アラーム信号19が１のときは、その出力であ
る第３アラーム信号21は０になる。さらに、電源投入が
完了すると、電源11から投入完了信号26を電源制御回路
14に与え、これにより電源11からは一定出力VOUTが与え
られる。
次に第２図によりこの装置の動作について説明する。
図示しない上位装置から投入・切断信号12により投入
指示がなされると（第２図ａ）、AND回路15から投入切
断信号16により（第２図ｃ）投入信号が電源11に与えら
れる。これにより電源出力VOUT（第２図ｂ）は時間の経
過とともに上昇し、やがて一定値となる。一定値になっ
た所で、電源11から投入完了信号26（第２図ｄ）が電源
制御回路14に与えられ、電源投入が完了する。この場
合、第１アラーム信号の（第２図ｅ）と第３アラーム信
号21（第２図ｆ）は電源11に障害がないとして０レベル
になっている。
指示がなされると（第２図ａ）、AND回路15から投入切
断信号16により（第２図ｃ）投入信号が電源11に与えら
れる。これにより電源出力VOUT（第２図ｂ）は時間の経
過とともに上昇し、やがて一定値となる。一定値になっ
た所で、電源11から投入完了信号26（第２図ｄ）が電源
制御回路14に与えられ、電源投入が完了する。この場
合、第１アラーム信号の（第２図ｅ）と第３アラーム信
号21（第２図ｆ）は電源11に障害がないとして０レベル
になっている。
ここで、電源11に何らかの障害が発生したと考える。
この場合、アラーム信号17がレベル１になる。すなわち
アラームが発生する（第２図ｅ）。この状態では、投入
・切断信号12、16は投入されたままである。（第２図a,
c）。したがって、AND回路18には、レベル１の投入・切
断信号16と第１アラーム信号17が入力され、第２アラー
ム信号19もレベル１になる。ラッチ回路20はこの場合は
動作していないので、第２アラーム信号19はそのまま第
３アラーム信号21となり（第２図ｆ）、電源制御回路14
のAND回路15の否定入力端子に入力される。このAND回路
15のもう一方の入力端子にはレベル１の投入・切断信号
12が入力されているので、このAND回路15の出力である
投入・切断信号16はレベル０となる（第２図ｃ）。した
がって、電源11は切断され、その出力電圧VOUTは０にな
る（第２図ｂ）。
この場合、アラーム信号17がレベル１になる。すなわち
アラームが発生する（第２図ｅ）。この状態では、投入
・切断信号12、16は投入されたままである。（第２図a,
c）。したがって、AND回路18には、レベル１の投入・切
断信号16と第１アラーム信号17が入力され、第２アラー
ム信号19もレベル１になる。ラッチ回路20はこの場合は
動作していないので、第２アラーム信号19はそのまま第
３アラーム信号21となり（第２図ｆ）、電源制御回路14
のAND回路15の否定入力端子に入力される。このAND回路
15のもう一方の入力端子にはレベル１の投入・切断信号
12が入力されているので、このAND回路15の出力である
投入・切断信号16はレベル０となる（第２図ｃ）。した
がって、電源11は切断され、その出力電圧VOUTは０にな
る（第２図ｂ）。
次に、上記のように電源11に障害が発生し、アラーム
信号17を発することにより電源11が切断され、その後、
図示しない上位装置から電源11を再投入する場合につい
て説明する。
信号17を発することにより電源11が切断され、その後、
図示しない上位装置から電源11を再投入する場合につい
て説明する。
この場合は、図示しない上位装置から電源制御回路14
のAND回路15の一方の端子に、投入・切断信号12として
投入信号が与えられる（第２図ｄ）。この状態では、第
１アラーム信号17、したがって、第２アラーム信号19は
レベル１なので（第２図ｅ）、これを解除しないと、再
投入はできない。そこで、投入・切断信号12は、分岐し
て、アラームリセット信号発生回路24に与えられる。こ
れにより、このアラームリセット信号発生回路24はリセ
ット信号25をラッチ回路20に与える、そして、このラッ
チ回路20は、第２アラーム信号19をリセットし、レベル
０の第３アラーム信号21を与える（第２図ｆ）。これを
受けたAND回路15は、一方で投入・切断信号12を受けて
いるので、レベル１の投入・切断信号16を電源11に送出
する（第２図ｃ）。これにより電源11は再投入され、そ
の出力電圧VOUTは上昇する（第２図ｂ）。そして、投入
完了信号26（第２図ｄ）を電源制御回路14に送出して、
再投入動作が完了する。
のAND回路15の一方の端子に、投入・切断信号12として
投入信号が与えられる（第２図ｄ）。この状態では、第
１アラーム信号17、したがって、第２アラーム信号19は
レベル１なので（第２図ｅ）、これを解除しないと、再
投入はできない。そこで、投入・切断信号12は、分岐し
て、アラームリセット信号発生回路24に与えられる。こ
れにより、このアラームリセット信号発生回路24はリセ
ット信号25をラッチ回路20に与える、そして、このラッ
チ回路20は、第２アラーム信号19をリセットし、レベル
０の第３アラーム信号21を与える（第２図ｆ）。これを
受けたAND回路15は、一方で投入・切断信号12を受けて
いるので、レベル１の投入・切断信号16を電源11に送出
する（第２図ｃ）。これにより電源11は再投入され、そ
の出力電圧VOUTは上昇する（第２図ｂ）。そして、投入
完了信号26（第２図ｄ）を電源制御回路14に送出して、
再投入動作が完了する。
このように本発明の電源制御装置は、電源投入信号が
ないときは、アラーム信号を無効にし、そして電源障害
除去後の電源再投入時に電源投入信号線とは関係なしに
アラーム信号をリセットすることにより、電源出力が一
定になる前に生じたリセットパルスの影響を除去できる
効果がある。
ないときは、アラーム信号を無効にし、そして電源障害
除去後の電源再投入時に電源投入信号線とは関係なしに
アラーム信号をリセットすることにより、電源出力が一
定になる前に生じたリセットパルスの影響を除去できる
効果がある。
第１図は本発明による電源制御装置の一実施例を示すブ
ロック図、第２図はその動作タイミング図、第３図は従
来の電源制御装置を示すブロック図、第４図はその動作
タイミング図である。 11……電源、18……AND回路、 20……ラッチ回路、 24……アラームリセット信号発生回路。
ロック図、第２図はその動作タイミング図、第３図は従
来の電源制御装置を示すブロック図、第４図はその動作
タイミング図である。 11……電源、18……AND回路、 20……ラッチ回路、 24……アラームリセット信号発生回路。
Claims (1)
- 【請求項１】情報処理装置などで使用する電源の、投
入、切断、異常処理などの制御をする電源制御装置にお
いて、電源投入信号が与えられている間は電源異常信号
を有効にする回路と、電源障害により一旦切断された電
源の再投入時に、上位装置などからの電源投入信号を受
けてリセット信号を出力する電源異常信号リセット信号
発生回路と、この電源異常信号リセット信号発生回路か
らのリセット信号により前記電源異常信号をリセットす
る回路とを具備することを特徴とする電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023786A JP2580673B2 (ja) | 1988-02-05 | 1988-02-05 | 電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023786A JP2580673B2 (ja) | 1988-02-05 | 1988-02-05 | 電源制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200425A JPH01200425A (ja) | 1989-08-11 |
| JP2580673B2 true JP2580673B2 (ja) | 1997-02-12 |
Family
ID=12120008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023786A Expired - Lifetime JP2580673B2 (ja) | 1988-02-05 | 1988-02-05 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580673B2 (ja) |
-
1988
- 1988-02-05 JP JP63023786A patent/JP2580673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200425A (ja) | 1989-08-11 |
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