JPH04172911A - 保護継電器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電力系統を保護する保護継電器、特にメインリ
レーとフェイルセーフリレーを備え、前記の整定部を共
有した保護継電器に関する。

（従来の技術） 電力系統を保護する保護継電装置は、被保護設備に故障
が発生した場合、故障部分を速やかに切離す指令を出し
て事故の影響を極力少なくする働きをするが、装置が誤
った動作をした場合には、被保護設備の破壊か電力供給
の中断を招く危険がある。そのため、保護継電装置の誤
った動作を防止することは極めて重要なことである。

この防止対策として、一般に次の方法が採られている。

主リレーとフェイルセーフリレーを組み合わせて用いて
、最終出力を２つのリレー出力の論理積により得る方法
である。主リレーが保護すべき区間内の事故を検出する
のに対し、フェイルセーフリレーは、主リレーより単純
な動作判定により事故の有無を検出するものであり、片
方のリレー不良により誤った動作をすることを防止して
いる。

第４図は上述したメインリレーとフェイルセーフリレー
の整定部を共有した従来の保護継電器の構成側図である
。

第４図において、系統電気量ａはアナログ入力部３によ
りアナログ／ディジタル変換処理が行なわれ、主リレー
ＣＰＵ４．フェイルセーフリレーｃｐｕ　５へ渡される
。

又、整定処理用ＣＰＵ　２は整定パネル１がらの整定値
データｂの入力処理を行なうものであり、入力された整
定値データは所定の変換処理の後、主リレーＣＰｔ１４
．フェイルセーフリレーＣＰＩＪ　５へ渡される。主リ
レーＣＰＵ　４　、フェイルセーフリレーＣＰυ５は故
障区間検出等のリレー判定後、リレー出力ｅ、フェイル
セーフリレー出カｆを送出する。

このリレー出力ｅ、ｆはへＮＯ回路６に入力される。

この八Ｎ［１回路６は主リレー出力ｅとフェイルセーフ
リレー出力でか共に“１”のとき、トリップ指令ｇを出
力する。

次に、上記のように構成された第４図に示す装置の応動
について述べる。

先ず、装置が健全状態にあるとすれば、事故発生時、主
リレー４とフェイルセーフリレー５は共に動作出力を送
出するので、リレー出カｅとリレー出力ｆは“１”とな
り、＾ＮＤ回路６の出力ｇは“１”となって、トリップ
指令ｇが出力される。

次に、主リレーＣＰｔ１４が健全状態でないとき、事故
未発生時に誤った動作を行なって、主リレー出力ｅが“
１“どなった場合でもフェイルセーフリレー出力ｆは“
０”であり、ＡＮＤ回Ｆ！＋６の出力は“０”となりト
リップ指令はロックされる。

〈発明が解決しようとする課頭） ところが、整定処理用ＣＰＵ　２か健全状態でなく、誤
った動作を行なうと、整定変換データＣは誤ったデータ
に変化し、主リレーＣＰｊｌ　４とフェイルセーフリレ
ーＣＰυ５へ渡される。主リレーＣＰｔ１４　。

フェイルセーフリレーＣＰｔ１５は誤った整定値データ
Ｃによりリレー判定を行なうため、電力系統が健全な場
合においても、誤動作あるいは事故発生時に誤不動作す
る可能性がある。

本発明は上記問題点を解決するためになされたものであ
り、整定処理用ＣＰｕが健全状態でなくなった場合であ
っても、整定処理用ＣＰＵから送出される誤ったデータ
によりリレー判定を行なうことのないよう、リレーＣＰ
ｕ又はフェイルセーフリレーＣＰυの誤動作又は誤不動
作を防止することの可能な保護継電器を提供することを
目的としている。

［発明の構成］ （課題を解決するための手段〉 上記目的を達成するために、本発明による保護継電器は
、整定処理用ＣＰｕがハード不良等により健全状態でな
くなった場合に、整定処理用ｃＰｕが健全状態であるか
否かを検知１判定する手段と、整定処理用ＣＰｕが健全
状態でないときリレーＣＰＵと７エイルセーフリレー〇
Ｐｕは整定値を所定の値に変更する手段とを備えた構成
とした。

（作　用） 上記構成において、整定処理用ｃＰｕがハード不良等に
より健全状態であるが否かを検知７判定し、整定処理用
ＣＰｕが健全状態でないとき、リレーＣＰｕとフェイル
セーフリレーｃＰｕは整定値を所定の値に変更するよう
にしたので、整定処理用ｃＰυがハード不良等により健
全状態でなくなり、誤ったデータを送出したとしても、
前記所定の値にてリレー判定を行なうなめ、誤動作、誤
不動作を防止することが可能となった。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明による保護継電器の一実施例の構成図で
あり、本実施例では整定処理用ｃＰｕか健全でないとき
のリレー判定の誤動作、誤不動作を防止する機能を具備
した電力系統の保護継電器の構成を示したブロック図で
ある。

第１図において、第４図と同一部分については同一符号
を付して説明を省略する。

本実施例では第４図の従来の電力系統の保護継電器に対
して整定処理用ＣＰＵ　２が健全状態か否かを検知１判
定するためのハードウェアであるウォッチドッグタイマ
ー回路７を追加した構成となっている。

そして、整定処理用ＣＰυ２より出力されるリセット信
号りはウォッチドッグタイマー７へ入力され、前記ウォ
ッチドッグタイマー７よりウォッチドヅグタイマー不良
検出信号ｉか主検出リレーＣＰＵ　４とフェイルセーフ
リレーＣＰＵ　５へ入力するハードウェアを追加した構
成となっている。

次に作用について説明する。

整定処理用ＣＰＵ　２のプログラム処理にて所定の周期
にて所定時間リセット信号りに“Ｏ”をウォッチドッグ
タイマー７へ出力する。前記ウォッチドッグタイマー７
はリセット信号りが“０”時にタイマリセットされ、ウ
ォッチドッグタイマー不良検出信号ｉは“０”が出力さ
れる。リセット信号りが所定の時間以上“１′°のまま
であると、整定処理ＣＰＵ　２の不良とみなし、ウォッ
チドッグタイマー不良検出信号は“１”が出力される。

以下、上記構成の動作について第２図のフローチャート
を参照しながら説明する。

前記ウォッチドッグタイマー７により主検出リレーＣＰ
Ｕ４．フェイルセーフリレーＣＰＵ　５は整定処理用Ｃ
Ｐυ２が健全であるか否かを検知２判定しくステップ２
１）、ウォッチドッグタイマー不良信号ｉが“１″であ
れば、整定処理用ＣＰｔ１２が健全でないため、整定値
バッファに所定の値を格納することにより（ステップ２
３）、整定処理用ＣＰＵ　２が健全でなく、誤ったデー
タを送出したとしても、リレー判定は所定の値にて実施
されるので（ステップ２４）、誤動作、誤不動作するこ
とがない。前記ウォッチドッグタイマー不良信号が正常
であれば、整定処理用ＣＰＵ　２より送出される整定値
変換データＣによりリレー判定を行なう（ステ・ｙグ２
２゜ステップ２４）。

以上説明したように、本発明に従う一実施例によれば、
健全状態であるか否かを検知８判定し、整定処理用ＣＰ
Ｕが健全状態でないとき、リレーＣＰｕとフェイルセー
フリレーＣＰｕは整定値を所定の値に変更するようにし
たので、整定処理用ＣＰＵがハード不良等により健全状
態でなくなり、誤ったデータを送出したとしても、前記
所定の値にてリレー判定を行なうため誤動作、誤不動作
を防止することが可能となった。

第３図は本発明の他の実施例に従うリレーｃｐｕ　。

フェイルセーフリレーのフローチャートを示したもので
ある。

前記実施例において、ウォッチドッグタイマー不良検出
信号が正常でないとき、所定の値を整定値バンファに格
納するのに対し、本実施例では前記ウォッチドッグタイ
マー不良検出信号が正常でないとき、整定値バ・ｙファ
の格納作業は行なわれないため、リレー判定は整定処理
用ＣＰＵが健全時の整定値でリレー判定を行なうことが
でき、整定処理用ＣＰｕが健全でないときリレー判定の
誤動作。

誤不動作を防止することができる。

なお、本発明は上記した実施例のみに限定されるもので
なく、例えば整定処理用ＣＰＵが健全か否かを検出する
手段として整定処理用ＣＰＵは一定間隔で所定メモリの
内容を増加し、主リレー、フェイルセーフリレーは前記
所定メモリが正しく増加されているか否かを判定するこ
とにより、正しく増加されていれば前記整定処理用ＣＰ
Ｕは健全であり、前記所定メモリが増加しなければ整定
処理用ＣＰＵは健全でないと判定することができる。更
に、整定処理用ＣＰｕと主リレーＣＰＵを共有し、１つ
のＣＰＵにて構成してもよい。

［発明の効果］ 以上説明したように、本発明によれば整定処理用ＣＰｕ
がハード不良等により健全状態であるが否かを検知１判
定し、整定処理用ＣＰＵが健全状態でないとき、リレー
ＣＰｕとフェイルセーフリレーＣＰｕは整定値を所定の
値に変更するようにしたので、整定処理用ＣＰｕがハー
ド不良等により健全状態でなくなり、誤ったデータを送
出したとしても、前記所定の値にてリレー判定を行なう
ため誤動作。

誤不動作を防止することが可能な電力系統の保護継電器
を提供することができる。

【図面の簡単な説明】

第１図は本発明による！ＩＩ継電器の一実施例の構成図
、第２図は前記第１図に図示した構成の処理内容を示す
フローチャート、第３図は本発明の他の実施例のフロー
チャート、第４図は従来の電力系統の保護継電器の構成
を示したブロック図である。 １・・・整定パネル　　　　２・・・整定処理用ＣＰｕ
３・・・アナログ入力部　　４・・・主リレーＣＰＵ５
・・・フェイルセーフリレーＣＰＵ ６・・・ＡＮＤ回路 ７ウオツチドツグタイマー 特許出願人　　株式会社　東　芝 代理人弁理士　　石　井　　　虻　男 第１図 ″′１゛　　第２図 次処理へ 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 外部からの整定操作によって整定値を入力し、主リレー
   及びフェイルセーフリレーへ整定データを送出する整定
   部を有する保護継電器において、前記整定部が不良のと
   きに不良を検出しメインリレー及びフェイルセーフリレ
   ーへ不良信号を送出する手段と、メインリレー及びフェ
   イルセーフリレーにおいて前記不良信号により整定部の
   不良を検出する手段と、前記不良検出時に整定データを
   所定値として扱う手段とを備えたことを特徴とする保護
   継電器。