JPS62150585A - Ｃｍｏｓメモリ回路 - Google Patents
Ｃｍｏｓメモリ回路Info
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- JPS62150585A JPS62150585A JP60294264A JP29426485A JPS62150585A JP S62150585 A JPS62150585 A JP S62150585A JP 60294264 A JP60294264 A JP 60294264A JP 29426485 A JP29426485 A JP 29426485A JP S62150585 A JPS62150585 A JP S62150585A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＣＭＯＳメモリ回路、特に出力回路の出力トラ
ンジスタに流れる電流が内部電源に引き起こす雑音を低
減させたＣＭＯＳメモリ回路に関するものである。
ンジスタに流れる電流が内部電源に引き起こす雑音を低
減させたＣＭＯＳメモリ回路に関するものである。
（従来技術）
従来例につき、第１図のＣＭＯＳメモリ回路の出力回路
図及び第２図の動作内部波形図を参照して説明する。
図及び第２図の動作内部波形図を参照して説明する。
第１図に於いて、ＱｌｌはＰチャネルＭＯＳトランジス
タ、Ｑ１２はＮチャネルＭＯＳトランジスタ、Ａｌｌは
ＮＡＮＤ回路、Ａ１２はインバータ回路、Ａ １３はＮ
ＯＲ回路、ＩＮは出力回路入力信号、ＤｏｕｔはＣＭＯ
Ｓメモリ回路のデータ出力端子％Ｎ１１ｌＮ１２は節点
、φ１は読み出し禁止時″ｔ Ｌ Ｈレベル読み出し時
″′Ｈ”レベルを保つ出力回路制御信号、第２図に於い
て、ＩＧＮＤはＮチャネルＭＯＳトランジスタＱｌｌを
介してＧＮＤ電源Ｋｆｉれ込む電流、Ｉ Ｖ ｃｃはＰ
チャネルＭＯｓトランジスタＱｌｌを介してＶｃｃ電源
から流れ出す電流である。
タ、Ｑ１２はＮチャネルＭＯＳトランジスタ、Ａｌｌは
ＮＡＮＤ回路、Ａ１２はインバータ回路、Ａ １３はＮ
ＯＲ回路、ＩＮは出力回路入力信号、ＤｏｕｔはＣＭＯ
Ｓメモリ回路のデータ出力端子％Ｎ１１ｌＮ１２は節点
、φ１は読み出し禁止時″ｔ Ｌ Ｈレベル読み出し時
″′Ｈ”レベルを保つ出力回路制御信号、第２図に於い
て、ＩＧＮＤはＮチャネルＭＯＳトランジスタＱｌｌを
介してＧＮＤ電源Ｋｆｉれ込む電流、Ｉ Ｖ ｃｃはＰ
チャネルＭＯｓトランジスタＱｌｌを介してＶｃｃ電源
から流れ出す電流である。
先ず、出力回路制御信号φ１が１Ｌ”レベルの場合につ
いて説明する。この時節点Ｎｌｌ及びＮｔｔは出力回路
入力信号ＩＮに依らず、各々”Ｈ”レベル及び”Ｌ”レ
ベルを保持するから、ＰチャネルＭＯＳトランジスタＱ
ｔ’ｔ ｓ ＮチャネルＭＯＳトランジスタＱＨは、
共ＫＯＦＦしている。従ってデータ出力端子Ｄｏｕｔは
ハイインピーダンス状態になり、読み出しは禁止されて
いる。
いて説明する。この時節点Ｎｌｌ及びＮｔｔは出力回路
入力信号ＩＮに依らず、各々”Ｈ”レベル及び”Ｌ”レ
ベルを保持するから、ＰチャネルＭＯＳトランジスタＱ
ｔ’ｔ ｓ ＮチャネルＭＯＳトランジスタＱＨは、
共ＫＯＦＦしている。従ってデータ出力端子Ｄｏｕｔは
ハイインピーダンス状態になり、読み出しは禁止されて
いる。
次に、出力回路制御信号φ１が“Ｌ”レベルからｕ Ｈ
ｎレベルに変化し読み出しが開始されると、データ出力
端子Ｄｏｕｔの電位は、出力回路入力信号ＩＮの電位で
決定される。
ｎレベルに変化し読み出しが開始されると、データ出力
端子Ｄｏｕｔの電位は、出力回路入力信号ＩＮの電位で
決定される。
即ち、出力回路入力信号ＩＮがｔｔ Ｌ”レベルの場合
、節点ＮｉｌはＬＬ ＨＩＩ レベルを保持する一万
で、節点Ｎ１２は″′Ｌ″レベルから“Ｈ”レベルに変
化する為に、ＮチャネルＭＯＳトランジスタＱ１２がＯ
ＮＬ、データ出力端子Ｄｏｕｔ Ｋ ” Ｏ”データが
伝達される。
、節点ＮｉｌはＬＬ ＨＩＩ レベルを保持する一万
で、節点Ｎ１２は″′Ｌ″レベルから“Ｈ”レベルに変
化する為に、ＮチャネルＭＯＳトランジスタＱ１２がＯ
ＮＬ、データ出力端子Ｄｏｕｔ Ｋ ” Ｏ”データが
伝達される。
同様に、出力回路入力信号ＩＮがａ Ｈ＃レベルの場合
、節点ＮｔＺは″Ｌ”レベルを保持する一万で節点Ｎｌ
ｌは ａ Ｈｎレベルから１Ｌ＃レベルに変化する為に
、ＰチャネルＭＯ８トランジスタＱ１１がＯＮし、デー
タ出力端子ＤｏｕｔｌＣ’ｌ”データが伝達される。
、節点ＮｔＺは″Ｌ”レベルを保持する一万で節点Ｎｌ
ｌは ａ Ｈｎレベルから１Ｌ＃レベルに変化する為に
、ＰチャネルＭＯ８トランジスタＱ１１がＯＮし、デー
タ出力端子ＤｏｕｔｌＣ’ｌ”データが伝達される。
以上の読み出し動作から明らかなように、ｕＯ”読み出
し時は、ＮチャネルＭＯ８トランジスタＱ１、を介して
ＧＮＤｔ源に電流ＩＧＮＤが流れ、１”読み出し時は、
ＰチャネルＭＯＳトランジスタＱ１１を介してＶｃｃ電
源から電流Ｉ Ｖｃｃが流れ出る。
し時は、ＮチャネルＭＯ８トランジスタＱ１、を介して
ＧＮＤｔ源に電流ＩＧＮＤが流れ、１”読み出し時は、
ＰチャネルＭＯＳトランジスタＱ１１を介してＶｃｃ電
源から電流Ｉ Ｖｃｃが流れ出る。
このような内部回路を流れる電流は、Ｖｃｃ電源及びＧ
ＮＤ電源などの内部電源に雑音を発生させる。
ＮＤ電源などの内部電源に雑音を発生させる。
一般に、ＰチャネルＭＯ８トランジスタＱｔｔ及びＮチ
ャネルＭＯＳトランジスタＱ１２は、外部負荷を高速で
駆動する為に、内部回路の各トランジスタに比べて電流
能力の大きなトランジスタを使用する。従って、ＣＭＯ
Ｓメモリ回路の中で出力トランジスタが、最も大きな雑
音発生源罠なっている○ この内部電源に発生する雑音は、ＣＭＯＳメモリ回路の
回路動作に悪影響を与える。例えば、入力初段に於いて
は、入力信号の内部電源に対する電位が変動する為に、
あたかも入力信号が変化したように感知される。従って
、内部回路が誤動作Ｌ／−、イレベル入力電圧（Ｖ！■
汐ロウレベル入力電王（ＶＩＬ）が悪化する。又、内部
電源の変動は、センスアンプのように微少電位差を増幅
する内部回路では特に影響を受けやすく、増幅能力の低
下の為に読み出し時間が遅れる恐れがある。
ャネルＭＯＳトランジスタＱ１２は、外部負荷を高速で
駆動する為に、内部回路の各トランジスタに比べて電流
能力の大きなトランジスタを使用する。従って、ＣＭＯ
Ｓメモリ回路の中で出力トランジスタが、最も大きな雑
音発生源罠なっている○ この内部電源に発生する雑音は、ＣＭＯＳメモリ回路の
回路動作に悪影響を与える。例えば、入力初段に於いて
は、入力信号の内部電源に対する電位が変動する為に、
あたかも入力信号が変化したように感知される。従って
、内部回路が誤動作Ｌ／−、イレベル入力電圧（Ｖ！■
汐ロウレベル入力電王（ＶＩＬ）が悪化する。又、内部
電源の変動は、センスアンプのように微少電位差を増幅
する内部回路では特に影響を受けやすく、増幅能力の低
下の為に読み出し時間が遅れる恐れがある。
然るに、従来この雑音を低減させる為には、Ｐチャネル
ＭＯＳトランジスタＱｔｔ、ＮチャネルＭＯＳトランジ
スタＱｔｚの電流能力を例えばチャネル幅を小さく、あ
るいはチャネル長を長くするなどの方法で低下させる方
法しかなく、読み出し時間が遅れてしまうという欠点が
あった。
ＭＯＳトランジスタＱｔｔ、ＮチャネルＭＯＳトランジ
スタＱｔｚの電流能力を例えばチャネル幅を小さく、あ
るいはチャネル長を長くするなどの方法で低下させる方
法しかなく、読み出し時間が遅れてしまうという欠点が
あった。
（発明の目的）
従って、本発明の目的は、読み出し時間を遅らせること
なく、出力トランジスタから発生する雑音を低減したＣ
ＭＯＳメモリ回路を提倶することである。
なく、出力トランジスタから発生する雑音を低減したＣ
ＭＯＳメモリ回路を提倶することである。
（発明の構成）
本発明によるＣＭＯＳメモリ回路は、第１ＰチャネルＭ
ＯＳトランジスタと第１ＮチャネルＭＯＳトランジスタ
で構成する第１ＣＭＯＳインバータ、第２ＰチャネルＭ
ＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタ
で構成する第２ＣＭＯＳインバータの各インバータ出力
端子を接続してデータ出力端子とする出力回路を有した
ＣＭＯＳメモリ回路に於いて、該出力回路の制御信号と
して、第１出力回路制御信号、及び、該第１出力回路制
御信号と該第１出力回路制御信号の逆相信号のＮＡＮＤ
論理出力で構成する第２出力回路制御信号を有し、出力
回路入力信号と該第１出力回路制御信号のＮＡＮＤ論理
信号を該第１ＰチャネルＭＯＳトランジスタのゲート端
子に接続し、該出力回路入力信号と該第２出力回路制御
信号の逆相信号のＮＡＮＤ論理信号を該第２Ｐチャネル
ＭＯＳトランジスタのゲート端子に接続し、該出力回路
入力信号と該第１出力回路制御信号の逆相信号のＮＯＲ
論理信号を該第１ＮチャネルＭＯＳトランジスタのゲー
ト端子に接続し、該出力回路入力信号と該第２出力回路
制御信号のＮＯＲ論理信号を該第２ＮチャネルＭＯＳト
ランジスタのゲート端子に接続したことを特徴とする。
ＯＳトランジスタと第１ＮチャネルＭＯＳトランジスタ
で構成する第１ＣＭＯＳインバータ、第２ＰチャネルＭ
ＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタ
で構成する第２ＣＭＯＳインバータの各インバータ出力
端子を接続してデータ出力端子とする出力回路を有した
ＣＭＯＳメモリ回路に於いて、該出力回路の制御信号と
して、第１出力回路制御信号、及び、該第１出力回路制
御信号と該第１出力回路制御信号の逆相信号のＮＡＮＤ
論理出力で構成する第２出力回路制御信号を有し、出力
回路入力信号と該第１出力回路制御信号のＮＡＮＤ論理
信号を該第１ＰチャネルＭＯＳトランジスタのゲート端
子に接続し、該出力回路入力信号と該第２出力回路制御
信号の逆相信号のＮＡＮＤ論理信号を該第２Ｐチャネル
ＭＯＳトランジスタのゲート端子に接続し、該出力回路
入力信号と該第１出力回路制御信号の逆相信号のＮＯＲ
論理信号を該第１ＮチャネルＭＯＳトランジスタのゲー
ト端子に接続し、該出力回路入力信号と該第２出力回路
制御信号のＮＯＲ論理信号を該第２ＮチャネルＭＯＳト
ランジスタのゲート端子に接続したことを特徴とする。
（実施例）
本発明の実施例につき、第３図のＣＭＯＳメモリ回路の
出力回路図及び第４図の動作内部波形図を参照して説明
する。
出力回路図及び第４図の動作内部波形図を参照して説明
する。
第３図に於いて、Ｑｓｌ、Ｑ３２はＰチャネルＭＯＳト
ランジスタ、Ｑ、３３ 、 Ｑ３４はＮチャネルＭＯＳ
トランジスタ、Ａ３１．Ａ３．、Ａ５．はインバータ回
路、Ａ３２ 、 Ａ３３ 、 Ａ３４１ ’ｔｔ Ｎ
ＡＮＤ回路、Ａ３フ。
ランジスタ、Ｑ、３３ 、 Ｑ３４はＮチャネルＭＯＳ
トランジスタ、Ａ３１．Ａ３．、Ａ５．はインバータ回
路、Ａ３２ 、 Ａ３３ 、 Ａ３４１ ’ｔｔ Ｎ
ＡＮＤ回路、Ａ３フ。
Ａ３８はＮＯＲ回路、ＩＮは出力回路入力信号、Ｄｏｕ
ｔはＣＭＯＳメモリ回路のデータ出力端子、Ｎ３１・Ｎ
３２・Ｎ３Ｂ・Ｎ３４は節点・φ３！は読み出し禁止時
″′Ｌ″レベル、読み出し時（（ＨＩＩｌレベル保つ第
１出力回路制御信号、φ３２は第２出力回路制御信号で
あり、第１出力回路制御信号φ３１とインバータ回路Ａ
３１を介した第１出力回路利御信号φ３１の逆相信号を
入力信号とするＮＡＮＤ回路ＡＨの出力信号で構成する
０又、第４図に於いて、ＩＧＮＤはＮチャネルＭＯＳト
ランジスタＱｓ１． Ｑ’Ｂを介してＧＮＤ［源に流れ
込む電流、工ｖＣＣはＰチャネルＭＯＳトランジスタＱ
ｓｓ ＋ Ｑ３４を介してＶｃｃ電源から流れ出す電
流である０先ず、第１出力回路制御信号φ３１が“Ｌ”
レベルの場合について説明する。この時、第２出力回路
制御信号φ３意は常に”Ｈ”レベルに保たれるから、節
点Ｎ３１ 、 Ｎ３２及び節点Ｎ３３ 、 Ｎ３４は出
力回路入力信号ＩＮに依らず、各々ｕ Ｈｓレベル及び
ｔｔ Ｌ”レベルを保持する。即ち、ＰチャネルＭＯＳ
トランジスタＱ３ｔ ＊ Ｑｓｚ及びＮチャネルＭＯＳ
トランジスタＱｓｓ 、 Ｑ３４はすべてＯＦＦ’する
。従ってデータ出力端子Ｄｏｕｔハイインピーダンス状
態になり読み出しは禁止される。
ｔはＣＭＯＳメモリ回路のデータ出力端子、Ｎ３１・Ｎ
３２・Ｎ３Ｂ・Ｎ３４は節点・φ３！は読み出し禁止時
″′Ｌ″レベル、読み出し時（（ＨＩＩｌレベル保つ第
１出力回路制御信号、φ３２は第２出力回路制御信号で
あり、第１出力回路制御信号φ３１とインバータ回路Ａ
３１を介した第１出力回路利御信号φ３１の逆相信号を
入力信号とするＮＡＮＤ回路ＡＨの出力信号で構成する
０又、第４図に於いて、ＩＧＮＤはＮチャネルＭＯＳト
ランジスタＱｓ１． Ｑ’Ｂを介してＧＮＤ［源に流れ
込む電流、工ｖＣＣはＰチャネルＭＯＳトランジスタＱ
ｓｓ ＋ Ｑ３４を介してＶｃｃ電源から流れ出す電
流である０先ず、第１出力回路制御信号φ３１が“Ｌ”
レベルの場合について説明する。この時、第２出力回路
制御信号φ３意は常に”Ｈ”レベルに保たれるから、節
点Ｎ３１ 、 Ｎ３２及び節点Ｎ３３ 、 Ｎ３４は出
力回路入力信号ＩＮに依らず、各々ｕ Ｈｓレベル及び
ｔｔ Ｌ”レベルを保持する。即ち、ＰチャネルＭＯＳ
トランジスタＱ３ｔ ＊ Ｑｓｚ及びＮチャネルＭＯＳ
トランジスタＱｓｓ 、 Ｑ３４はすべてＯＦＦ’する
。従ってデータ出力端子Ｄｏｕｔハイインピーダンス状
態になり読み出しは禁止される。
次に、第１出力回路制御信号φ３１が′Ｌ”レベルから
”Ｈ”レベルに変化し、読み出しが開始された場合につ
いて説明する。この時、第２出力回路制御信号φ３２は
、＋ＡＨ”レベルからｔｔ Ｌ”レベルに変化し、イン
バータ回路Ａ ３１の遅延時間の後、再びｔｔ Ｈ″°
°レベルるパルス信号になる。
”Ｈ”レベルに変化し、読み出しが開始された場合につ
いて説明する。この時、第２出力回路制御信号φ３２は
、＋ＡＨ”レベルからｔｔ Ｌ”レベルに変化し、イン
バータ回路Ａ ３１の遅延時間の後、再びｔｔ Ｈ″°
°レベルるパルス信号になる。
本発明の実施例に於いても、前述した従来例と同様に、
データ出力端子Ｄｏｕｔの電位は、出力回路入力信号ｌ
Ｎ１７）’ｉｔ！位で決定される。
データ出力端子Ｄｏｕｔの電位は、出力回路入力信号ｌ
Ｎ１７）’ｉｔ！位で決定される。
即ち、出力回路入力信号ＩＮが″Ｌ”レベルの場合、節
点Ｎ３１〜Ｎ３４の電位は第４図の内部動作波形図に示
すように、節点Ｎ３８．Ｎ３２はＩＩ Ｈｊｊｌレベル
保持し、節点Ｎ３Ｍはａｔ Ｌ”レベルからａｔ Ｈｐ
ｐレベルに変化し ｕ Ｈ＃ｌレベルを保持する。父、
節点Ｎ３４は、第２出力回路制御信号φ３２のパルス信
号と同期して、一旦″′Ｌ”レベルからｔｔ Ｈ”レベ
ルに変化した後、再びＬ”レベルに変化する０従って、
読み出し動作は、ＮチャネルＭＯ８トランジスタＱ３３
、０．３４が共にＯＮする期間と、ＮチャネルＭＯＳ
トランジスタＱ３３のみがＯＮする期間に分かれて行な
われる。以上の読み出し動作によりデータ出力端子Ｄｏ
ｕｔには“０＃データが伝達される。
点Ｎ３１〜Ｎ３４の電位は第４図の内部動作波形図に示
すように、節点Ｎ３８．Ｎ３２はＩＩ Ｈｊｊｌレベル
保持し、節点Ｎ３Ｍはａｔ Ｌ”レベルからａｔ Ｈｐ
ｐレベルに変化し ｕ Ｈ＃ｌレベルを保持する。父、
節点Ｎ３４は、第２出力回路制御信号φ３２のパルス信
号と同期して、一旦″′Ｌ”レベルからｔｔ Ｈ”レベ
ルに変化した後、再びＬ”レベルに変化する０従って、
読み出し動作は、ＮチャネルＭＯ８トランジスタＱ３３
、０．３４が共にＯＮする期間と、ＮチャネルＭＯＳ
トランジスタＱ３３のみがＯＮする期間に分かれて行な
われる。以上の読み出し動作によりデータ出力端子Ｄｏ
ｕｔには“０＃データが伝達される。
同様に、出力回路入力信号ＩＮが′Ｈ”レベルの場合、
節点Ｎ３３ ＋ Ｎ３４は”Ｌ’レベルを保持し、１ｍ
点Ｎ５ｌｋｔ ’ Ｈ”レベルから’Ｌ”レベルに変化
しＬ”レベルを保持する。父、節点Ｎ３２は、第２出力
回路制御信号φ３２のパルス信号と同期して、一旦”Ｈ
”レベルから′Ｌ”レベルに変化した後、再びｕ Ｈ′
ｌレベルに変化する。従って、読み出し動作は、Ｐチャ
ネルＭＯＳトランジスタＱ３１．Ｑ３２が共にＯＮする
期間と、ＰチャネルＭＯＳトランジスタＱｓｔのみがＯ
Ｎする期間に分かれて行なわれる。以上の読み出し動作
によりデータ出力端子Ｄｏｕｔには６１′″データが伝
達される０ここで、前記パ０゛″読み出し動作時に、節
点Ｎ３４が“ＨＩＴレベルから″Ｌ′″レベルに俊化し
ＮチャネルＡｆ（ｌｌトランジスタＱ３ａをＯＩ” Ｆ
する時刻をＴ４１．データ出力端子Ｄｏｕｔがロウレベ
ル出力電圧（ＶＯＬ）になる時刻をＴ４２とする０同様
に、前記ｕ１″読み出し動作時に、節点Ｎ３２がｕ Ｌ
ａｔレベルからａ Ｈ１７レベルに変化しＰチャネル
ＭＯＳトランジスタＱ３２をＯＦ Ｆする時刻をＴ４１
１、データ出力端子Ｄｏｕｔがハイレベル出力電圧（Ｖ
ＯＲ）になる時刻をＴ４４とする。
節点Ｎ３３ ＋ Ｎ３４は”Ｌ’レベルを保持し、１ｍ
点Ｎ５ｌｋｔ ’ Ｈ”レベルから’Ｌ”レベルに変化
しＬ”レベルを保持する。父、節点Ｎ３２は、第２出力
回路制御信号φ３２のパルス信号と同期して、一旦”Ｈ
”レベルから′Ｌ”レベルに変化した後、再びｕ Ｈ′
ｌレベルに変化する。従って、読み出し動作は、Ｐチャ
ネルＭＯＳトランジスタＱ３１．Ｑ３２が共にＯＮする
期間と、ＰチャネルＭＯＳトランジスタＱｓｔのみがＯ
Ｎする期間に分かれて行なわれる。以上の読み出し動作
によりデータ出力端子Ｄｏｕｔには６１′″データが伝
達される０ここで、前記パ０゛″読み出し動作時に、節
点Ｎ３４が“ＨＩＴレベルから″Ｌ′″レベルに俊化し
ＮチャネルＡｆ（ｌｌトランジスタＱ３ａをＯＩ” Ｆ
する時刻をＴ４１．データ出力端子Ｄｏｕｔがロウレベ
ル出力電圧（ＶＯＬ）になる時刻をＴ４２とする０同様
に、前記ｕ１″読み出し動作時に、節点Ｎ３２がｕ Ｌ
ａｔレベルからａ Ｈ１７レベルに変化しＰチャネル
ＭＯＳトランジスタＱ３２をＯＦ Ｆする時刻をＴ４１
１、データ出力端子Ｄｏｕｔがハイレベル出力電圧（Ｖ
ＯＲ）になる時刻をＴ４４とする。
今・上記時刻Ｔ４１・Ｔ４２・Ｔ４Ｓ・Ｔ４４の関係な
Ｔ４１≧Ｔ４１且つＴ４３≧Ｔ４４ を満たすように、第２出力回路制御信号φ３２のパルス
幅を設定すれば、読み出しデータが確定する時間が遅れ
ることはない。
Ｔ４１≧Ｔ４１且つＴ４３≧Ｔ４４ を満たすように、第２出力回路制御信号φ３２のパルス
幅を設定すれば、読み出しデータが確定する時間が遅れ
ることはない。
従って、本発明の実施例は、読み出し時間を遅らせるこ
となく、且つ′０”読み出し時は、時刻’Ｉ’４１以降
のＧＮＤ電源に流れ込む電流、′１″′読み出し時は、
時刻Ｔ４３以降のＶｃｃ電源から流れ出る電流を減少さ
せることが可能である。
となく、且つ′０”読み出し時は、時刻’Ｉ’４１以降
のＧＮＤ電源に流れ込む電流、′１″′読み出し時は、
時刻Ｔ４３以降のＶｃｃ電源から流れ出る電流を減少さ
せることが可能である。
（発明の効果）
前述したように、本発明は、ＣＭＯＳメモリ回路に於い
て、読み出し時間を遅らせることなく、出力トランジス
タを流れる電流が内部電源に引き起こす雑音を低減でき
る効果がある。
て、読み出し時間を遅らせることなく、出力トランジス
タを流れる電流が内部電源に引き起こす雑音を低減でき
る効果がある。
又、本発明は、同時に、出力トランジスタのＤＣ電流も
小さくできる効果も持ち、ＣＭＯＳメモリ回路の低消費
電力化に役立つ。
小さくできる効果も持ち、ＣＭＯＳメモリ回路の低消費
電力化に役立つ。
以上の説明では１ビット系ＣＭＯＳメモリ回路を例に取
って説明してきたが、多ビツト系ＣＭＯＳメモリ回路に
本発明を実施すれば、更に効果は大である。従って、本
発明は、本発明の実施例に限定されるものではなく、本
発明の主旨を満たす梅々の範囲に適用できるのはいうま
でもない。
って説明してきたが、多ビツト系ＣＭＯＳメモリ回路に
本発明を実施すれば、更に効果は大である。従って、本
発明は、本発明の実施例に限定されるものではなく、本
発明の主旨を満たす梅々の範囲に適用できるのはいうま
でもない。
第１図及び第２図は、従来のＣＭＯＳメモリ回路の出力
回路図及び動作内部波形図、第３図及び第４図は、本発
明の実施例を示すＣＭＯＳメモリ回路の出力回路図及び
動作内部波形図である。 尚、図中、Ｑ１＋ ＋ Ｑｓｔ ＋ ＱｓｚはＰチャネ
ルＭＯＳトランジスタ、Ｑ１２ 、 Ｑｓｓ ＋ Ｑ３
４はＮチャネルＭＯ８トランジスタ、Ａｌｌ 、 Ａ３
２ 、 Ａ ３３ 、 Ａ ３ＢはＮＡＮＤ回路・Ａ１
２・Ａ３．、Ａ３４・Ａ３６はイン′ゝ−タ回路、Ａ１
３ 、 Ａ４７ 、 Ａ３８はＮＯＲ回路、ＩＮは出力
回路入力信号、ＤｏｕｔはＣＭＯＳメモリ回路のデータ
出力端子、Ｎ１１・Ｎ１２・Ｎ３１・Ｎ３！・Ｎ３３
、 Ｎ３４は節点、φ１は出力回路制御信号、φ３１は
第１出力回路制御信号、φ３２は第２出力回路制御信号
、Ｉ ＧＮＤはＧＮＤ電源に流れ込む電流、工ＶＣＣは
ｖＣＣ電源からａれ出る電流、Ｔ４１ ＊ Ｔ４２ 。 Ｔ４３ 、 Ｔ４４は時刻である。 ２−−一″入 代理人 弁理士 内 原 晋：′、′、、、ｌ！
、＋Ｚハ′５ ′〕ノ ・５．′ノ 筋１図 筋？図
回路図及び動作内部波形図、第３図及び第４図は、本発
明の実施例を示すＣＭＯＳメモリ回路の出力回路図及び
動作内部波形図である。 尚、図中、Ｑ１＋ ＋ Ｑｓｔ ＋ ＱｓｚはＰチャネ
ルＭＯＳトランジスタ、Ｑ１２ 、 Ｑｓｓ ＋ Ｑ３
４はＮチャネルＭＯ８トランジスタ、Ａｌｌ 、 Ａ３
２ 、 Ａ ３３ 、 Ａ ３ＢはＮＡＮＤ回路・Ａ１
２・Ａ３．、Ａ３４・Ａ３６はイン′ゝ−タ回路、Ａ１
３ 、 Ａ４７ 、 Ａ３８はＮＯＲ回路、ＩＮは出力
回路入力信号、ＤｏｕｔはＣＭＯＳメモリ回路のデータ
出力端子、Ｎ１１・Ｎ１２・Ｎ３１・Ｎ３！・Ｎ３３
、 Ｎ３４は節点、φ１は出力回路制御信号、φ３１は
第１出力回路制御信号、φ３２は第２出力回路制御信号
、Ｉ ＧＮＤはＧＮＤ電源に流れ込む電流、工ＶＣＣは
ｖＣＣ電源からａれ出る電流、Ｔ４１ ＊ Ｔ４２ 。 Ｔ４３ 、 Ｔ４４は時刻である。 ２−−一″入 代理人 弁理士 内 原 晋：′、′、、、ｌ！
、＋Ｚハ′５ ′〕ノ ・５．′ノ 筋１図 筋？図
Claims (1)
- 第１ＰチャネルＭＯＳトランジスタと第１ＮチャネルＭ
ＯＳトランジスタで構成する第１ＣＭＯＳインバータ、
第２ＰチャネルＭＯＳトランジスタと第２ＮチャネルＭ
ＯＳトランジスタで構成する第２ＣＭＯＳインバータの
各インバータ出力端子を接続してデータ出力端子とする
出力回路を有したＣＭＯＳメモリ回路に於いて、該出力
回路の制御信号として第１出力回路制御信号、及び、該
第１出力回路制御信号と該第１出力回路制御信号の逆相
信号のＮＡＮＤ論理出力で構成する第２出力回路制御信
号を有し、出力回路入力信号と該第１出力回路制御信号
のＮＡＮＤ論理信号を該第１ＰチャネルＭＯＳトランジ
スタのゲート端子に接続し、該出力回路入力信号と該第
２出力回路制御信号の逆相信号のＮＡＮＤ論理信号を該
第２ＰチャネルＭＯＳトランジスタのゲート端子に接続
し、該出力回路入力信号と該第１出力回路制御信号の逆
相信号のＮＯＲ論理信号を該第１ＮチャネルＭＯＳトラ
ンジスタのゲート端子に接続し、該出力回路入力信号と
該第２出力回路制御信号のＮＯＲ論理信号を該第２Ｎチ
ャネルＭＯＳトランジスタのゲート端子に接続したこと
を特徴とするＣＭＯＳメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294264A JPS62150585A (ja) | 1985-12-25 | 1985-12-25 | Ｃｍｏｓメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294264A JPS62150585A (ja) | 1985-12-25 | 1985-12-25 | Ｃｍｏｓメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150585A true JPS62150585A (ja) | 1987-07-04 |
Family
ID=17805461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294264A Pending JPS62150585A (ja) | 1985-12-25 | 1985-12-25 | Ｃｍｏｓメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150585A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882507A (en) * | 1987-07-31 | 1989-11-21 | Kabushiki Kaisha Toshiba | Output circuit of semiconductor integrated circuit device |
-
1985
- 1985-12-25 JP JP60294264A patent/JPS62150585A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882507A (en) * | 1987-07-31 | 1989-11-21 | Kabushiki Kaisha Toshiba | Output circuit of semiconductor integrated circuit device |
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