JPS62150585A - Cmos memory circuit - Google Patents
Cmos memory circuitInfo
- Publication number
- JPS62150585A JPS62150585A JP60294264A JP29426485A JPS62150585A JP S62150585 A JPS62150585 A JP S62150585A JP 60294264 A JP60294264 A JP 60294264A JP 29426485 A JP29426485 A JP 29426485A JP S62150585 A JPS62150585 A JP S62150585A
- Authority
- JP
- Japan
- Prior art keywords
- output circuit
- level
- channel mos
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明はＣＭＯＳメモリ回路、特に出力回路の出力トラ
ンジスタに流れる電流が内部電源に引き起こす雑音を低
減させたＣＭＯＳメモリ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a CMOS memory circuit, and particularly to a CMOS memory circuit in which noise caused in an internal power supply by a current flowing through an output transistor of an output circuit is reduced.
（従来技術）
従来例につき、第１図のＣＭＯＳメモリ回路の出力回路
図及び第２図の動作内部波形図を参照して説明する。(Prior Art) A conventional example will be described with reference to the output circuit diagram of a CMOS memory circuit shown in FIG. 1 and the internal operational waveform diagram shown in FIG.
第１図に於いて、ＱｌｌはＰチャネルＭＯＳトランジス
タ、Ｑ１２はＮチャネルＭＯＳトランジスタ、Ａｌｌは
ＮＡＮＤ回路、Ａ１２はインバータ回路、Ａ １３はＮ
ＯＲ回路、ＩＮは出力回路入力信号、ＤｏｕｔはＣＭＯ
Ｓメモリ回路のデータ出力端子％Ｎ１１ｌＮ１２は節点
、φ１は読み出し禁止時″ｔ Ｌ Ｈレベル読み出し時
″′Ｈ”レベルを保つ出力回路制御信号、第２図に於い
て、ＩＧＮＤはＮチャネルＭＯＳトランジスタＱｌｌを
介してＧＮＤ電源Ｋｆｉれ込む電流、Ｉ Ｖ ｃｃはＰ
チャネルＭＯｓトランジスタＱｌｌを介してＶｃｃ電源
から流れ出す電流である。In Figure 1, Qll is a P-channel MOS transistor, Q12 is an N-channel MOS transistor, All is a NAND circuit, A12 is an inverter circuit, and A13 is an N-channel MOS transistor.
OR circuit, IN is output circuit input signal, Dout is CMO
The data output terminal %N11lN12 of the S memory circuit is a node, φ1 is an output circuit control signal that maintains "t L H level" when reading is prohibited, and "H" level when reading. In FIG. 2, IGND is an N channel MOS transistor Qll. The current flowing into the GND power supply Kfi through, I V cc is P
This is a current flowing out from the Vcc power supply via the channel MOs transistor Qll.
先ず、出力回路制御信号φ１が１Ｌ”レベルの場合につ
いて説明する。この時節点Ｎｌｌ及びＮｔｔは出力回路
入力信号ＩＮに依らず、各々”Ｈ”レベル及び”Ｌ”レ
ベルを保持するから、ＰチャネルＭＯＳトランジスタＱ
ｔ’ｔ ｓ ＮチャネルＭＯＳトランジスタＱＨは、
共ＫＯＦＦしている。従ってデータ出力端子Ｄｏｕｔは
ハイインピーダンス状態になり、読み出しは禁止されて
いる。First, the case where the output circuit control signal φ1 is at the 1L" level will be explained. At this time, the nodes Nll and Ntt hold the "H" level and "L" level, respectively, regardless of the output circuit input signal IN, so the P channel MOS transistor Q
t't s N-channel MOS transistor QH is
Both are KOFF. Therefore, the data output terminal Dout is in a high impedance state, and reading is prohibited.
次に、出力回路制御信号φ１が“Ｌ”レベルからｕ Ｈ
ｎレベルに変化し読み出しが開始されると、データ出力
端子Ｄｏｕｔの電位は、出力回路入力信号ＩＮの電位で
決定される。Next, the output circuit control signal φ1 changes from “L” level to uH
When the level changes to n and reading starts, the potential of the data output terminal Dout is determined by the potential of the output circuit input signal IN.
即ち、出力回路入力信号ＩＮがｔｔ Ｌ”レベルの場合
、節点ＮｉｌはＬＬ ＨＩＩ レベルを保持する一万
で、節点Ｎ１２は″′Ｌ″レベルから“Ｈ”レベルに変
化する為に、ＮチャネルＭＯＳトランジスタＱ１２がＯ
ＮＬ、データ出力端子Ｄｏｕｔ Ｋ ” Ｏ”データが
伝達される。That is, when the output circuit input signal IN is at the tt L level, the node Nil maintains the LL HII level, and the node N12 changes from the ``L'' level to the ``H'' level, so the N-channel MOS Transistor Q12 is O
NL, data output terminal Dout K"O" data is transmitted.
同様に、出力回路入力信号ＩＮがａ Ｈ＃レベルの場合
、節点ＮｔＺは″Ｌ”レベルを保持する一万で節点Ｎｌ
ｌは ａ Ｈｎレベルから１Ｌ＃レベルに変化する為に
、ＰチャネルＭＯ８トランジスタＱ１１がＯＮし、デー
タ出力端子ＤｏｕｔｌＣ’ｌ”データが伝達される。Similarly, when the output circuit input signal IN is at the aH# level, the node NtZ maintains the "L" level and the node Nl
Since l changes from the a Hn level to the 1L# level, the P channel MO8 transistor Q11 is turned on, and the data output terminal DoutlC'l'' data is transmitted.
以上の読み出し動作から明らかなように、ｕＯ”読み出
し時は、ＮチャネルＭＯ８トランジスタＱ１、を介して
ＧＮＤｔ源に電流ＩＧＮＤが流れ、１”読み出し時は、
ＰチャネルＭＯＳトランジスタＱ１１を介してＶｃｃ電
源から電流Ｉ Ｖｃｃが流れ出る。As is clear from the above read operation, when reading uO'', current IGND flows to the GNDt source via the N-channel MO8 transistor Q1, and when reading 1'',
Current I Vcc flows out from the Vcc power supply via P-channel MOS transistor Q11.
このような内部回路を流れる電流は、Ｖｃｃ電源及びＧ
ＮＤ電源などの内部電源に雑音を発生させる。The current flowing through such internal circuits is connected to the Vcc power supply and the G
Generates noise in internal power supplies such as ND power supplies.
一般に、ＰチャネルＭＯ８トランジスタＱｔｔ及びＮチ
ャネルＭＯＳトランジスタＱ１２は、外部負荷を高速で
駆動する為に、内部回路の各トランジスタに比べて電流
能力の大きなトランジスタを使用する。従って、ＣＭＯ
Ｓメモリ回路の中で出力トランジスタが、最も大きな雑
音発生源罠なっている○
この内部電源に発生する雑音は、ＣＭＯＳメモリ回路の
回路動作に悪影響を与える。例えば、入力初段に於いて
は、入力信号の内部電源に対する電位が変動する為に、
あたかも入力信号が変化したように感知される。従って
、内部回路が誤動作Ｌ／−、イレベル入力電圧（Ｖ！■
汐ロウレベル入力電王（ＶＩＬ）が悪化する。又、内部
電源の変動は、センスアンプのように微少電位差を増幅
する内部回路では特に影響を受けやすく、増幅能力の低
下の為に読み出し時間が遅れる恐れがある。Generally, the P-channel MO8 transistor Qtt and the N-channel MOS transistor Q12 use transistors having a larger current capacity than each transistor in the internal circuit in order to drive an external load at high speed. Therefore, C.M.O.
The output transistor is the biggest source of noise in the S memory circuit. This noise generated in the internal power supply has an adverse effect on the circuit operation of the CMOS memory circuit. For example, at the first input stage, the potential of the input signal relative to the internal power supply fluctuates, so
It is sensed as if the input signal had changed. Therefore, the internal circuit malfunctions L/-, the level input voltage (V! ■
The low level input voltage (VIL) deteriorates. Further, fluctuations in the internal power supply are particularly susceptible to internal circuits that amplify minute potential differences, such as sense amplifiers, and there is a risk that the readout time will be delayed due to a decrease in amplification capability.
然るに、従来この雑音を低減させる為には、Ｐチャネル
ＭＯＳトランジスタＱｔｔ、ＮチャネルＭＯＳトランジ
スタＱｔｚの電流能力を例えばチャネル幅を小さく、あ
るいはチャネル長を長くするなどの方法で低下させる方
法しかなく、読み出し時間が遅れてしまうという欠点が
あった。However, conventionally, the only way to reduce this noise is to reduce the current capability of the P-channel MOS transistor Qtt and the N-channel MOS transistor Qtz, for example by reducing the channel width or increasing the channel length. The drawback was that there was a time delay.
（発明の目的）
従って、本発明の目的は、読み出し時間を遅らせること
なく、出力トランジスタから発生する雑音を低減したＣ
ＭＯＳメモリ回路を提倶することである。(Object of the Invention) Therefore, an object of the present invention is to reduce the noise generated from the output transistor without delaying the readout time.
The purpose is to provide a MOS memory circuit.
（発明の構成）
本発明によるＣＭＯＳメモリ回路は、第１ＰチャネルＭ
ＯＳトランジスタと第１ＮチャネルＭＯＳトランジスタ
で構成する第１ＣＭＯＳインバータ、第２ＰチャネルＭ
ＯＳトランジスタと第２ＮチャネルＭＯＳトランジスタ
で構成する第２ＣＭＯＳインバータの各インバータ出力
端子を接続してデータ出力端子とする出力回路を有した
ＣＭＯＳメモリ回路に於いて、該出力回路の制御信号と
して、第１出力回路制御信号、及び、該第１出力回路制
御信号と該第１出力回路制御信号の逆相信号のＮＡＮＤ
論理出力で構成する第２出力回路制御信号を有し、出力
回路入力信号と該第１出力回路制御信号のＮＡＮＤ論理
信号を該第１ＰチャネルＭＯＳトランジスタのゲート端
子に接続し、該出力回路入力信号と該第２出力回路制御
信号の逆相信号のＮＡＮＤ論理信号を該第２Ｐチャネル
ＭＯＳトランジスタのゲート端子に接続し、該出力回路
入力信号と該第１出力回路制御信号の逆相信号のＮＯＲ
論理信号を該第１ＮチャネルＭＯＳトランジスタのゲー
ト端子に接続し、該出力回路入力信号と該第２出力回路
制御信号のＮＯＲ論理信号を該第２ＮチャネルＭＯＳト
ランジスタのゲート端子に接続したことを特徴とする。(Structure of the Invention) A CMOS memory circuit according to the present invention includes a first P channel M
A first CMOS inverter composed of an OS transistor and a first N-channel MOS transistor, and a second P-channel M
In a CMOS memory circuit having an output circuit which connects each inverter output terminal of a second CMOS inverter constituted by an OS transistor and a second N-channel MOS transistor to serve as a data output terminal, a first signal is used as a control signal for the output circuit. NAND of an output circuit control signal and a reverse phase signal of the first output circuit control signal and the first output circuit control signal;
a second output circuit control signal configured with a logic output; a NAND logic signal of the output circuit input signal and the first output circuit control signal is connected to the gate terminal of the first P-channel MOS transistor; A NAND logic signal of the negative phase signal of the output circuit input signal and the negative phase signal of the second output circuit control signal is connected to the gate terminal of the second P-channel MOS transistor, and a NAND logic signal of the negative phase signal of the output circuit input signal and the first output circuit control signal is connected to the gate terminal of the second P-channel MOS transistor.
A logic signal is connected to the gate terminal of the first N-channel MOS transistor, and a NOR logic signal of the output circuit input signal and the second output circuit control signal is connected to the gate terminal of the second N-channel MOS transistor. do.
（実施例）
本発明の実施例につき、第３図のＣＭＯＳメモリ回路の
出力回路図及び第４図の動作内部波形図を参照して説明
する。(Example) An example of the present invention will be described with reference to an output circuit diagram of a CMOS memory circuit in FIG. 3 and an internal operation waveform diagram in FIG. 4.
第３図に於いて、Ｑｓｌ、Ｑ３２はＰチャネルＭＯＳト
ランジスタ、Ｑ、３３ 、 Ｑ３４はＮチャネルＭＯＳ
トランジスタ、Ａ３１．Ａ３．、Ａ５．はインバータ回
路、Ａ３２ 、 Ａ３３ 、 Ａ３４１ ’ｔｔ Ｎ
ＡＮＤ回路、Ａ３フ。In Fig. 3, Qsl and Q32 are P-channel MOS transistors, and Q, 33, and Q34 are N-channel MOS transistors.
Transistor, A31. A3. , A5. is an inverter circuit, A32, A33, A341 'tt N
AND circuit, A3 f.
Ａ３８はＮＯＲ回路、ＩＮは出力回路入力信号、Ｄｏｕ
ｔはＣＭＯＳメモリ回路のデータ出力端子、Ｎ３１・Ｎ
３２・Ｎ３Ｂ・Ｎ３４は節点・φ３！は読み出し禁止時
″′Ｌ″レベル、読み出し時（（ＨＩＩｌレベル保つ第
１出力回路制御信号、φ３２は第２出力回路制御信号で
あり、第１出力回路制御信号φ３１とインバータ回路Ａ
３１を介した第１出力回路利御信号φ３１の逆相信号を
入力信号とするＮＡＮＤ回路ＡＨの出力信号で構成する
０又、第４図に於いて、ＩＧＮＤはＮチャネルＭＯＳト
ランジスタＱｓ１． Ｑ’Ｂを介してＧＮＤ［源に流れ
込む電流、工ｖＣＣはＰチャネルＭＯＳトランジスタＱ
ｓｓ ＋ Ｑ３４を介してＶｃｃ電源から流れ出す電
流である０先ず、第１出力回路制御信号φ３１が“Ｌ”
レベルの場合について説明する。この時、第２出力回路
制御信号φ３意は常に”Ｈ”レベルに保たれるから、節
点Ｎ３１ 、 Ｎ３２及び節点Ｎ３３ 、 Ｎ３４は出
力回路入力信号ＩＮに依らず、各々ｕ Ｈｓレベル及び
ｔｔ Ｌ”レベルを保持する。即ち、ＰチャネルＭＯＳ
トランジスタＱ３ｔ ＊ Ｑｓｚ及びＮチャネルＭＯＳ
トランジスタＱｓｓ 、 Ｑ３４はすべてＯＦＦ’する
。従ってデータ出力端子Ｄｏｕｔハイインピーダンス状
態になり読み出しは禁止される。A38 is a NOR circuit, IN is an output circuit input signal, Dou
t is the data output terminal of the CMOS memory circuit, N31・N
32・N3B・N34 are nodes・φ3! is the ``L'' level when reading is prohibited, and is the first output circuit control signal that maintains the HIIl level when reading ((HIIl level); φ32 is the second output circuit control signal;
In FIG. 4, IGND is an N-channel MOS transistor Qs1. Q'B to GND [current flowing into the source, VCC is the P-channel MOS transistor Q
ss + 0, which is the current flowing from the Vcc power supply via Q34. First, the first output circuit control signal φ31 is “L”
The case of level will be explained. At this time, since the second output circuit control signal φ3 is always kept at the "H" level, the nodes N31, N32 and nodes N33, N34 are at the uHs level and ttL, respectively, regardless of the output circuit input signal IN. hold the level, i.e. P channel MOS
Transistor Q3t * Qsz and N-channel MOS
Transistors Qss and Q34 are all turned off. Therefore, the data output terminal Dout enters a high impedance state and reading is prohibited.
次に、第１出力回路制御信号φ３１が′Ｌ”レベルから
”Ｈ”レベルに変化し、読み出しが開始された場合につ
いて説明する。この時、第２出力回路制御信号φ３２は
、＋ＡＨ”レベルからｔｔ Ｌ”レベルに変化し、イン
バータ回路Ａ ３１の遅延時間の後、再びｔｔ Ｈ″°
°レベルるパルス信号になる。Next, a case will be explained in which the first output circuit control signal φ31 changes from the 'L' level to the 'H' level and reading is started. At this time, the second output circuit control signal φ32 changes from the +AH" level to tt L" level, and after the delay time of inverter circuit A 31, it becomes tt H"° again.
° It becomes a level pulse signal.
本発明の実施例に於いても、前述した従来例と同様に、
データ出力端子Ｄｏｕｔの電位は、出力回路入力信号ｌ
Ｎ１７）’ｉｔ！位で決定される。In the embodiment of the present invention, similarly to the conventional example described above,
The potential of the data output terminal Dout is the output circuit input signal l
N17)'it! determined by the rank.
即ち、出力回路入力信号ＩＮが″Ｌ”レベルの場合、節
点Ｎ３１〜Ｎ３４の電位は第４図の内部動作波形図に示
すように、節点Ｎ３８．Ｎ３２はＩＩ Ｈｊｊｌレベル
保持し、節点Ｎ３Ｍはａｔ Ｌ”レベルからａｔ Ｈｐ
ｐレベルに変化し ｕ Ｈ＃ｌレベルを保持する。父、
節点Ｎ３４は、第２出力回路制御信号φ３２のパルス信
号と同期して、一旦″′Ｌ”レベルからｔｔ Ｈ”レベ
ルに変化した後、再びＬ”レベルに変化する０従って、
読み出し動作は、ＮチャネルＭＯ８トランジスタＱ３３
、０．３４が共にＯＮする期間と、ＮチャネルＭＯＳ
トランジスタＱ３３のみがＯＮする期間に分かれて行な
われる。以上の読み出し動作によりデータ出力端子Ｄｏ
ｕｔには“０＃データが伝達される。That is, when the output circuit input signal IN is at the "L" level, the potentials at the nodes N31 to N34 are as shown in the internal operation waveform diagram of FIG. N32 maintains II Hjjl level, and node N3M changes from at L” level to at Hp
Changes to p level and maintains u H#l level. father,
The node N34 changes from the "'L" level to the ttH" level and then changes to the L" level again in synchronization with the pulse signal of the second output circuit control signal φ32.
Read operation is performed using N-channel MO8 transistor Q33.
, 0.34 are both ON, and the N-channel MOS
The process is divided into periods in which only the transistor Q33 is turned on. By the above read operation, the data output terminal Do
“0# data is transmitted to ut.
同様に、出力回路入力信号ＩＮが′Ｈ”レベルの場合、
節点Ｎ３３ ＋ Ｎ３４は”Ｌ’レベルを保持し、１ｍ
点Ｎ５ｌｋｔ ’ Ｈ”レベルから’Ｌ”レベルに変化
しＬ”レベルを保持する。父、節点Ｎ３２は、第２出力
回路制御信号φ３２のパルス信号と同期して、一旦”Ｈ
”レベルから′Ｌ”レベルに変化した後、再びｕ Ｈ′
ｌレベルに変化する。従って、読み出し動作は、Ｐチャ
ネルＭＯＳトランジスタＱ３１．Ｑ３２が共にＯＮする
期間と、ＰチャネルＭＯＳトランジスタＱｓｔのみがＯ
Ｎする期間に分かれて行なわれる。以上の読み出し動作
によりデータ出力端子Ｄｏｕｔには６１′″データが伝
達される０ここで、前記パ０゛″読み出し動作時に、節
点Ｎ３４が“ＨＩＴレベルから″Ｌ′″レベルに俊化し
ＮチャネルＡｆ（ｌｌトランジスタＱ３ａをＯＩ” Ｆ
する時刻をＴ４１．データ出力端子Ｄｏｕｔがロウレベ
ル出力電圧（ＶＯＬ）になる時刻をＴ４２とする０同様
に、前記ｕ１″読み出し動作時に、節点Ｎ３２がｕ Ｌ
ａｔレベルからａ Ｈ１７レベルに変化しＰチャネル
ＭＯＳトランジスタＱ３２をＯＦ Ｆする時刻をＴ４１
１、データ出力端子Ｄｏｕｔがハイレベル出力電圧（Ｖ
ＯＲ）になる時刻をＴ４４とする。Similarly, when the output circuit input signal IN is at 'H' level,
Nodes N33 + N34 maintain “L” level and 1m
Point N5lkt' changes from 'H' level to 'L' level and maintains 'L' level.Node N32 temporarily changes to 'H' level in synchronization with the pulse signal of second output circuit control signal φ32.
After changing from “level” to “L” level, u H′ again
Changes to l level. Therefore, the read operation is performed using P channel MOS transistors Q31. During the period when both Q32 are ON, only P channel MOS transistor Qst is OFF.
The process is divided into N periods. As a result of the above read operation, 61'' data is transmitted to the data output terminal Dout. Here, during the above read operation, the node N34 accelerates from the "HIT level" to the "L" level, and the N channel Af (ll transistor Q3a is OI” F
T41. The time when the data output terminal Dout becomes low level output voltage (VOL) is T42.Similarly, during the read operation of u1'', the node N32 becomes u L
T41 is the time when the level changes from at level to aH17 level and P channel MOS transistor Q32 is turned off.
1. Data output terminal Dout is at high level output voltage (V
The time at which OR) becomes T44.
今・上記時刻Ｔ４１・Ｔ４２・Ｔ４Ｓ・Ｔ４４の関係な
Ｔ４１≧Ｔ４１且つＴ４３≧Ｔ４４
を満たすように、第２出力回路制御信号φ３２のパルス
幅を設定すれば、読み出しデータが確定する時間が遅れ
ることはない。Now, if the pulse width of the second output circuit control signal φ32 is set so as to satisfy the relationship T41≧T41 and T43≧T44 among the above times T41, T42, T4S, and T44, the time for determining the read data can be delayed. There isn't.
従って、本発明の実施例は、読み出し時間を遅らせるこ
となく、且つ′０”読み出し時は、時刻’Ｉ’４１以降
のＧＮＤ電源に流れ込む電流、′１″′読み出し時は、
時刻Ｔ４３以降のＶｃｃ電源から流れ出る電流を減少さ
せることが可能である。Therefore, in the embodiment of the present invention, the current flowing into the GND power supply after time 'I'41 when reading '0', and the current flowing into the GND power supply after time 'I'41 when reading '1'', without delaying the read time.
It is possible to reduce the current flowing out from the Vcc power supply after time T43.
（発明の効果）
前述したように、本発明は、ＣＭＯＳメモリ回路に於い
て、読み出し時間を遅らせることなく、出力トランジス
タを流れる電流が内部電源に引き起こす雑音を低減でき
る効果がある。(Effects of the Invention) As described above, the present invention has the effect of reducing the noise caused in the internal power supply by the current flowing through the output transistor in a CMOS memory circuit without delaying the read time.
又、本発明は、同時に、出力トランジスタのＤＣ電流も
小さくできる効果も持ち、ＣＭＯＳメモリ回路の低消費
電力化に役立つ。Furthermore, the present invention also has the effect of reducing the DC current of the output transistor, which is useful for reducing the power consumption of CMOS memory circuits.
以上の説明では１ビット系ＣＭＯＳメモリ回路を例に取
って説明してきたが、多ビツト系ＣＭＯＳメモリ回路に
本発明を実施すれば、更に効果は大である。従って、本
発明は、本発明の実施例に限定されるものではなく、本
発明の主旨を満たす梅々の範囲に適用できるのはいうま
でもない。Although the above explanation has been made using a 1-bit CMOS memory circuit as an example, the present invention can be even more effective if applied to a multi-bit CMOS memory circuit. Therefore, it goes without saying that the present invention is not limited to the embodiments of the present invention, but can be applied to any range that satisfies the spirit of the present invention.
第１図及び第２図は、従来のＣＭＯＳメモリ回路の出力
回路図及び動作内部波形図、第３図及び第４図は、本発
明の実施例を示すＣＭＯＳメモリ回路の出力回路図及び
動作内部波形図である。
尚、図中、Ｑ１＋ ＋ Ｑｓｔ ＋ ＱｓｚはＰチャネ
ルＭＯＳトランジスタ、Ｑ１２ 、 Ｑｓｓ ＋ Ｑ３
４はＮチャネルＭＯ８トランジスタ、Ａｌｌ 、 Ａ３
２ 、 Ａ ３３ 、 Ａ ３ＢはＮＡＮＤ回路・Ａ１
２・Ａ３．、Ａ３４・Ａ３６はイン′ゝ−タ回路、Ａ１
３ 、 Ａ４７ 、 Ａ３８はＮＯＲ回路、ＩＮは出力
回路入力信号、ＤｏｕｔはＣＭＯＳメモリ回路のデータ
出力端子、Ｎ１１・Ｎ１２・Ｎ３１・Ｎ３！・Ｎ３３
、 Ｎ３４は節点、φ１は出力回路制御信号、φ３１は
第１出力回路制御信号、φ３２は第２出力回路制御信号
、Ｉ ＧＮＤはＧＮＤ電源に流れ込む電流、工ＶＣＣは
ｖＣＣ電源からａれ出る電流、Ｔ４１ ＊ Ｔ４２ 。
Ｔ４３ 、 Ｔ４４は時刻である。
２−−一″入
代理人 弁理士 内 原 晋：′、′、、、ｌ！
、＋Ｚハ′５ ′〕ノ
・５．′ノ
筋１図
筋？図1 and 2 are output circuit diagrams and operational internal waveform diagrams of a conventional CMOS memory circuit, and FIGS. 3 and 4 are output circuit diagrams and operational internal waveform diagrams of a CMOS memory circuit showing an embodiment of the present invention. FIG. In the figure, Q1+ + Qst + Qsz are P-channel MOS transistors, Q12, Qss + Q3
4 is an N-channel MO8 transistor, All, A3
2, A33, A3B is a NAND circuit/A1
2.A3. , A34 and A36 are inter circuits, A1
3, A47, A38 are NOR circuits, IN is the output circuit input signal, Dout is the data output terminal of the CMOS memory circuit, N11, N12, N31, N3!・N33
, N34 is a node, φ1 is an output circuit control signal, φ31 is a first output circuit control signal, φ32 is a second output circuit control signal, IGND is a current flowing into the GND power supply, and VCC is a current flowing out from the VCC power supply. T41 * T42. T43 and T44 are times. 2--1'' Patent Attorney Susumu Uchihara:',',,,l!
, +Zc′5′]ノ・5. 'Nosuji 1 diagram? figure
Claims (1)
ＯＳトランジスタで構成する第１ＣＭＯＳインバータ、
第２ＰチャネルＭＯＳトランジスタと第２ＮチャネルＭ
ＯＳトランジスタで構成する第２ＣＭＯＳインバータの
各インバータ出力端子を接続してデータ出力端子とする
出力回路を有したＣＭＯＳメモリ回路に於いて、該出力
回路の制御信号として第１出力回路制御信号、及び、該
第１出力回路制御信号と該第１出力回路制御信号の逆相
信号のＮＡＮＤ論理出力で構成する第２出力回路制御信
号を有し、出力回路入力信号と該第１出力回路制御信号
のＮＡＮＤ論理信号を該第１ＰチャネルＭＯＳトランジ
スタのゲート端子に接続し、該出力回路入力信号と該第
２出力回路制御信号の逆相信号のＮＡＮＤ論理信号を該
第２ＰチャネルＭＯＳトランジスタのゲート端子に接続
し、該出力回路入力信号と該第１出力回路制御信号の逆
相信号のＮＯＲ論理信号を該第１ＮチャネルＭＯＳトラ
ンジスタのゲート端子に接続し、該出力回路入力信号と
該第２出力回路制御信号のＮＯＲ論理信号を該第２Ｎチ
ャネルＭＯＳトランジスタのゲート端子に接続したこと
を特徴とするＣＭＯＳメモリ回路。First P-channel MOS transistor and first N-channel M
a first CMOS inverter configured with OS transistors;
Second P-channel MOS transistor and second N-channel M
In a CMOS memory circuit that has an output circuit that connects each inverter output terminal of a second CMOS inverter configured with an OS transistor to serve as a data output terminal, a first output circuit control signal is used as a control signal for the output circuit; a second output circuit control signal configured by a NAND logic output of the first output circuit control signal and a reverse phase signal of the first output circuit control signal, and a NAND of the output circuit input signal and the first output circuit control signal; A logic signal is connected to the gate terminal of the first P-channel MOS transistor, and a NAND logic signal of a reverse phase signal of the output circuit input signal and the second output circuit control signal is connected to the gate terminal of the second P-channel MOS transistor. , a NOR logic signal of the opposite phase signal of the output circuit input signal and the first output circuit control signal is connected to the gate terminal of the first N-channel MOS transistor, and the output circuit input signal and the second output circuit control signal are connected to the gate terminal of the first N-channel MOS transistor. A CMOS memory circuit characterized in that a NOR logic signal is connected to a gate terminal of the second N-channel MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294264A JPS62150585A (en) | 1985-12-25 | 1985-12-25 | Cmos memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294264A JPS62150585A (en) | 1985-12-25 | 1985-12-25 | Cmos memory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150585A true JPS62150585A (en) | 1987-07-04 |
Family
ID=17805461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294264A Pending JPS62150585A (en) | 1985-12-25 | 1985-12-25 | Cmos memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150585A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882507A (en) * | 1987-07-31 | 1989-11-21 | Kabushiki Kaisha Toshiba | Output circuit of semiconductor integrated circuit device |
-
1985
- 1985-12-25 JP JP60294264A patent/JPS62150585A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882507A (en) * | 1987-07-31 | 1989-11-21 | Kabushiki Kaisha Toshiba | Output circuit of semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3014164B2 (en) | Output buffer circuit | |
| US5537066A (en) | Flip-flop type amplifier circuit | |
| JP2793116B2 (en) | Output buffer circuit for integrated circuits | |
| US4617477A (en) | Symmetrical output complementary buffer | |
| JP3023591B2 (en) | Voltage controlled oscillator | |
| JPS6137709B2 (en) | ||
| US4594519A (en) | Low power consumption, high speed CMOS signal input circuit | |
| US5218242A (en) | Pulldown resistance control input circuit and output circuit | |
| JPS62150585A (en) | Cmos memory circuit | |
| JP3206651B2 (en) | Output circuit | |
| JP2842329B2 (en) | Voltage level shift circuit | |
| JP6540290B2 (en) | Level converter circuit | |
| US5005156A (en) | Semiconductor device having output buffer circuit controlled by output control signal | |
| JPH07202670A (en) | Decoder circuit | |
| KR100434966B1 (en) | Output driver, in which a current path between a pull-up device and a pull-down device is removed | |
| JP3299071B2 (en) | Output buffer circuit | |
| JP2895662B2 (en) | Differential amplifier circuit | |
| JPS62166615A (en) | Cmos buffer | |
| JP2699496B2 (en) | Output circuit | |
| KR100526865B1 (en) | Semiconductor memory device | |
| JPH05218851A (en) | Semiconductor circuit | |
| KR100407989B1 (en) | Circuit for Generating High Voltage | |
| JPH05206832A (en) | Output buffer circuit | |
| KR100365942B1 (en) | Data output buffer | |
| KR0120567B1 (en) | Tri-state buffer circuit for low power consumption and high speed operation |