JPS62146484A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS62146484A JPS62146484A JP60288750A JP28875085A JPS62146484A JP S62146484 A JPS62146484 A JP S62146484A JP 60288750 A JP60288750 A JP 60288750A JP 28875085 A JP28875085 A JP 28875085A JP S62146484 A JPS62146484 A JP S62146484A
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体記憶装置、特にランダムアクセス型の半
導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a semiconductor memory device, and particularly to a random access type semiconductor memory device.
〈従来の技術〉
第２図は従来のランダムアクセス型半導体記憶装置を示
している。図中、ｌは１つの記憶セルを示しており、こ
れら記憶セル１は行列状に配列され記憶セルの配列体２
を構成している。各記憶セル１は互に交叉接続されフリ
ップフロップを構成する１対の相補型ＭＯＳインバータ
３．４と、フリップフロップの１対の記憶ノードと１対
の列線対Ｙ Ｉ ｔ Ｙ’Ｌ ＋ ｙ２１ Ｙ’２ ＋
−−−との間に介在するアクセス用Ｎチャンネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯ８）５．６とで構成さ
れており、列線対Ｙ Ｉ ＋ Ｙ ’ｌ ＋ Ｙ ２
＋ Ｙ ’２には、プリチャージ手段７が接続されてお
り、プリチャージ手段７は電源と列線対との間に設けら
れ、プリチャージ指令信号φＰＨに応答してオン状態に
なるＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭ（
ＪＳ ）と、列線対間の電圧を均衡させるための２ＭＯ
８とで構成さｎている。各列線対Ｙ＋、Ｙ＋ 、Ｙ２．
Ｙ２ＫＨ１ＰＭＯ８で構成されるトランスファゲート８
．９゜１０．１１と、トランスフアゲ−１−８，９，１
０゜１１をバイパスしＮＭＯ８で構成されるトランスフ
ァゲート１２．１３．１４．１５とが設けられており、
各トランスファゲート８〜１５のケートは選択線を介し
て列デコーダ１６に接続されている。各列線対Ｙ Ｉ
＋ Ｙ４ ＋ Ｙ２ ＋ Ｙ’２は、差動増幅器１７と
データ書き込み手段１８とにそれぞれ並列接続されてお
り、差動増幅器１７は、互に交叉接続さｎた１対の相補
型ＭＯ８インバータと、該１対の相補型ＭＯＳインバー
タの共通ノードと接地ノードとの間に介在し活性化信号
φＡＴに応答してオン状態となり交叉接続点、すなわち
１対の検知ノードの電圧差を増幅させるＮＭＯ８とで構
成されている。一方、データ書き込み手段１８は、外部
から供給されるデータ信号に応答して反転し列線対の一
方と接地点とおよび他方と接地点との間に介在する１対
のトランスファゲート金相補的に開閉させる相補型ＭＯ
Ｓインバータと、書き込み七−ド信号φ■に応答して相
補的に開閉する１対のトランスファゲートと列線対とを
接続、遮断する１対のＮＭＯ８とで構成されている。<Prior Art> FIG. 2 shows a conventional random access type semiconductor memory device. In the figure, l indicates one memory cell, and these memory cells 1 are arranged in rows and columns, and an array of memory cells 2
It consists of Each memory cell 1 includes a pair of complementary MOS inverters 3.4 that are cross-connected to each other and constitute a flip-flop, a pair of storage nodes of the flip-flop, and a pair of column lines Y I t Y'L + y21. Y'2 +
--- N-channel type M for access interposed between
It consists of an OS transistor (hereinafter referred to as NMO8) 5.6, and a column line pair Y I + Y 'l + Y 2
A precharge means 7 is connected to +Y'2, and the precharge means 7 is a P-channel type that is provided between the power supply and the column line pair and turns on in response to the precharge command signal φPH. MOS transistor (hereinafter referred to as PM)
JS) and 2MO to balance the voltage between the column line pairs.
It is composed of 8 and 8. Each column line pair Y+, Y+, Y2.
Transfer gate 8 composed of Y2KH1PMO8
．． 9゜10.11 and transfer game-1-8,9,1
Transfer gates 12, 13, 14, and 15 made up of NMO8 are provided, bypassing 0°11.
The gate of each transfer gate 8-15 is connected to a column decoder 16 via a selection line. Each column line pair Y I
+ Y4 + Y2 + Y'2 are each connected in parallel to the differential amplifier 17 and the data writing means 18, and the differential amplifier 17 is connected to a pair of complementary MO8 inverters cross-connected to each other, NMO8 is interposed between the common node of the pair of complementary MOS inverters and the ground node and turns on in response to the activation signal φAT to amplify the voltage difference between the cross-connection point, that is, the pair of sensing nodes. It is configured. On the other hand, the data writing means 18 inverts in response to a data signal supplied from the outside, and writes complementary data to a pair of transfer gates interposed between one of the pair of column lines and the ground point and the other between the pair of column lines and the ground point. Complementary MO to open and close
It is comprised of an S inverter, a pair of NMOs 8 that connect and disconnect a pair of column lines and a pair of transfer gates that open and close complementarily in response to a write signal φ■.
一方、各記憶セル１のアクセス用ＮＭＯ８５゜６のゲー
トは行線Ｘ、、Ｘ、、−−−に接続されており、行線Ｘ
、、Ｘ、は行デコーダ１９に接続されている。かかる従
来の半導体記憶装置の作用をトランスファゲート８〜１
５の機能に着目して説明すれば以下の通りである。On the other hand, the gates of the access NMOs 85°6 of each memory cell 1 are connected to the row lines
, ,X, are connected to the row decoder 19. The function of such a conventional semiconductor memory device is explained by the transfer gates 8 to 1.
The explanation focusing on the function No. 5 is as follows.
まず、第２図中左上端の記憶セル１にアクセスし、情報
を読み出す動作を説明すると、全ての列線対Ｙ １ ｐ
Ｙ （ｔ Ｙ ２ ＋ Ｙ ’２をロウレベルに保っ
た状態で、プリチャ−７指令信号φＰＲをローレベルに
移行し、プリチャージ手段７により全列線対Ｙ’ｌ＋Ｙ
’１ 、 Ｙ２． Ｙ’、を略電源電圧にプリチャー
ジし、しかる後、外部から印加されるアドレス信号に応
答して行デコーダ１９が行線Ｘ１をハイレベルに移行さ
せると、アクセス用ＮＭＯ８５，６がオン状態になり、
記憶セル１の記憶しているデータに応じて各列線対Ｙ
ｌ ＊ Ｙ’ｌ ｔ ｙ、 ｌ Ｙ’２の一方は略電源
電圧を維持するが、他方は接地電圧に移行する。First, to explain the operation of accessing the memory cell 1 at the upper left end in FIG. 2 and reading out information, all column line pairs Y 1 p
Y (t Y2 + Y'2 is kept at low level, the precharge-7 command signal φPR is shifted to low level, and the precharging means 7 charges all column line pairs Y'l+Y
'1, Y2. Y' is precharged to approximately the power supply voltage, and then, when the row decoder 19 shifts the row line X1 to a high level in response to an address signal applied from the outside, the access NMOs 85 and 6 are turned on. Become,
Each column line pair Y according to the data stored in memory cell 1
One of l*Y'l ty and l Y'2 maintains approximately the power supply voltage, while the other shifts to the ground voltage.
一方、列デコーダ１６は２ＭＯ８から成るトランスファ
ゲート８，９のゲートに接続されている選択線をローレ
ベルに移行させ、トランスファゲート８，９’ｔオン状
態に移行させているので、列線対Ｙ、、Ｙｔに読み出さ
れたデータのみ差動増幅器１７に印加され、記憶セル１
により生じた電圧差を急速に増幅する。On the other hand, the column decoder 16 shifts the selection line connected to the gates of the transfer gates 8 and 9 composed of 2MO8 to a low level and turns on the transfer gates 8 and 9't, so the column line pair Y , , only the data read out to Yt is applied to the differential amplifier 17 and the memory cell 1
The resulting voltage difference is rapidly amplified.
一方、書き込みモード時には、書き込み手段１８が外部
から印加されるデータ信号に基き、プリチャージされた
列線対ＹＩ＋Ｙ１のいずれかを接地し、こうして生じた
電圧差を、主としてオン状態に移行したトランスフアゲ
−１−１２，１３およびアクセス用ＮＭＯ８５，６ｆ、
介して記憶セル１に印加し、クリップフロップの状態を
決定する。On the other hand, in the write mode, the write means 18 grounds one of the precharged column line pairs YI+Y1 based on a data signal applied from the outside, and the voltage difference thus generated is mainly applied to the transfer -1-12, 13 and access NMO85, 6f,
to memory cell 1 to determine the state of the clip-flop.
〈発明の解決しようとする問題点〉
上記従来例においては、読み出し時にトランスファゲー
ト８，９を使用し、書き込み時にはトランスファゲート
１２．１３を使用しているものの、トランスファゲート
１２．１３はトランスフアゲ−１８，９をバイパスする
構成になっているので、差動増幅器１７の検知ノードに
は、トランス７アゲート８，９，１２，１３の浮遊容量
が付加さｎ、かかる浮遊容量が差動増幅器１７の動作を
遅延させていたという問題点を有していた。<Problems to be Solved by the Invention> In the conventional example described above, transfer gates 8 and 9 are used during reading, and transfer gates 12 and 13 are used during writing; 18 and 9 are bypassed, the stray capacitance of the transformer 7 agates 8, 9, 12, and 13 is added to the detection node of the differential amplifier 17. The problem was that the operation was delayed.
く問題点を解決するための手段〉
本発明は、列線対を出力手段と書込手段とに並列接続し
、列線対と判別手段との間に第１トランスファ手段を、
列線対と書込手段との間に第２トランスファ手段とをそ
れぞれ介在させ、出力手段に付加される浮遊容量を減少
させたことを要旨とする。Means for Solving the Problems> The present invention provides a method for connecting a pair of column lines in parallel to an output means and a writing means, and a first transfer means between the pair of column lines and the discriminating means.
The gist is that second transfer means are interposed between the column line pair and the writing means to reduce stray capacitance added to the output means.
〈実施例〉
第１図は本発明の一実施例を示しており、従来例と同一
構成部分には同一符号のみ付して説明は省略する。各列
線対Ｙ１ｐ Ｙ′１＋ Ｙ２＋ Ｙ’２には、２ＭＯ８
で構成されるトランスフアゲ−１−２１，２２゜２３．
２４が介在しており、トランスファゲート２１．２２と
差動増幅器１７との間で列線対Ｙ２ｙＹｌ２は列線対Ｙ
、、Ｙ（に接続されている。列線対Ｙ ｌ ＋ ＹＬ
＋ Ｙｌ ＋ Ｙ’２は、配列体２とトランスファケー
ト２１〜２４との間において分岐しており、分岐した列
線対Ｙ１．Ｙ、、Ｙ、、Ｙ、はＮＭＯ８で構成されたト
ランスファゲート２５．２６．２７゜２８を介して書き
込み手段１８に接続されている。<Embodiment> FIG. 1 shows an embodiment of the present invention, in which only the same reference numerals are given to the same components as in the conventional example, and the explanation thereof will be omitted. Each column line pair Y1p Y'1+ Y2+ Y'2 has 2MO8
Transfer game consisting of 1-21, 22゜23.
24 is interposed between the transfer gates 21 and 22 and the differential amplifier 17, and the column line pair Y2yYl2 is connected to the column line pair Y
, , Y(column line pair Y l + YL
+ Yl + Y'2 is branched between array 2 and transferates 21 to 24, and the branched column line pair Y1. Y, , Y, , Y, are connected to the writing means 18 via transfer gates 25, 26, 27° 28 composed of NMO8.
トランスファゲート２１〜２４のゲートは第１列デコー
ダ２９に接続されており、トランス７アゲート２５〜２
８のゲートは第２列デコーダ３０に接続されている。The gates of the transfer gates 21 to 24 are connected to the first column decoder 29, and the gates of the transfer gates 21 to 24 are connected to the first column decoder 29.
The gate of 8 is connected to the second column decoder 30.
かかる構成において、読み出し時および書き込み時の基
本的な動作は従来例と変わらないものの、差動増幅器１
７の検知ノードに付加されるトランスファケートの浮遊
容量は減少し、その増幅作用の速度は増加する。In this configuration, although the basic operations during reading and writing are the same as in the conventional example, the differential amplifier 1
The stray capacitance of the transferate added to the sensing node of 7 is reduced and the speed of its amplification action is increased.
く効果〉
以上説明してきたように本発明によれば、各列線対を第
１トランスファ手段を介して出力手段に、第２トランス
ファ手段を介して書込手段にそれぞれ接続するようにし
たので、出力手段に付加される浮遊容量が減少し、出力
手段の動作速度が向上するという効果が得られる。Effects> As explained above, according to the present invention, each column line pair is connected to the output means via the first transfer means and to the write means via the second transfer means, so that The effect is that the stray capacitance added to the output means is reduced and the operating speed of the output means is improved.
第１図は本発明の一実施例を示すブロック図、第２図は
従来例のブロック図である。
２・・・・・・配列体、１７・・・・・・出力手段、１
８・・・・・・書込手段、１９・・・・・・行選択手段
、２１〜２４，２９・°°°°゛第１トランスファ手段
、２５〜２８．３０・・・・°゛第２トランスファ手段
、Ｘ、、Ｘ、・・・・・・行線、Ｙｌ ＋ Ｙ’ｌ ＋
Ｙ、 ？ Ｙ’２・・・・・・列線対。
＼−一／゛FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram of a conventional example. 2...Array body, 17...Output means, 1
8...Writing means, 19...Line selection means, 21-24, 29.°°°°゛first transfer means, 25-28.30...°゛th 2 Transfer means, X, , X, ... row line, Yl + Y'l +
Y-? Y'2... Column line pair. ＼−１／゛
Claims (1)
接続された複数の列線対と、各々が１対の列線と１本の
行線とに接続され行線に印加される活性化信号により１
対の列線対を介してデータの入出力を行なう記憶セルの
配列体と、列線対を介して記憶セルから供給されるデー
タの判別を行なう出力手段と、列線対を介して記憶セル
にデータを書き込む書込手段とを含む半導体記憶装置に
おいて、前記列選択手段を、各列線対と出力手段との間
に設けられゲートが第１烈デコーダに接続された第１ト
ランスファ手段と、各列線対と書込手段との間に設けら
れゲートが第２列デコーダに接続された第２トランスフ
ァ手段とを備えたことを特徴とする半導体記憶装置。A plurality of row lines connected to the row selection means and a plurality of column line pairs connected to the column selection means, each connected to one pair of column lines and one row line and applied to the row lines. 1 by activation signal
an array of memory cells for inputting and outputting data via a pair of column lines; an output means for determining data supplied from the memory cells via the pair of column lines; a first transfer means provided between each column line pair and the output means and having a gate connected to a first decoder; A semiconductor memory device comprising second transfer means provided between each column line pair and the write means and having a gate connected to a second column decoder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (en) | 1985-12-20 | 1985-12-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (en) | 1985-12-20 | 1985-12-20 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146484A true JPS62146484A (en) | 1987-06-30 |
| JPH0823995B2 JPH0823995B2 (en) | 1996-03-06 |
Family
ID=17734216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288750A Expired - Lifetime JPH0823995B2 (en) | 1985-12-20 | 1985-12-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823995B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140491A (en) * | 1987-11-27 | 1989-06-01 | Sony Corp | Storage device |
| JPH0279295A (en) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
-
1985
- 1985-12-20 JP JP60288750A patent/JPH0823995B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140491A (en) * | 1987-11-27 | 1989-06-01 | Sony Corp | Storage device |
| JPH0279295A (en) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823995B2 (en) | 1996-03-06 |
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