JP2833899B2 - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は半導体読み出し専用メモ
リに関し、特にＮＡＮＤ型メモリセルを選択する読み出
し専用メモリに関する。
リに関し、特にＮＡＮＤ型メモリセルを選択する読み出
し専用メモリに関する。
【０００２】
【従来の技術】従来では、図３，図５に示す様に、メモ
リセルに、ゲート電圧“Ｈ”でＯＮし、“Ｌ”でＯＦＦ
となるエンハンスメント・トランジスタ（図３のトラン
ジスタ３０７ａ，３０７ｃ，３０８ａ，３０８ｃ、図５
のトランジスタ５０７ａ，５０７ｃ，５０８ａ，５０８
ｃ）と、常にＯＮ状態のディプレッション・トランジス
タ（図３のトランジスタ３０７ｂ，３０８ｂ、図５のト
ランジスタ５０７ｂ，５０８ｂ）とからなるメモリブロ
ック３０７，３０８，５０７，５０８を使用し、ＮＡＮ
Ｄ型メモリセル構成を有している。
リセルに、ゲート電圧“Ｈ”でＯＮし、“Ｌ”でＯＦＦ
となるエンハンスメント・トランジスタ（図３のトラン
ジスタ３０７ａ，３０７ｃ，３０８ａ，３０８ｃ、図５
のトランジスタ５０７ａ，５０７ｃ，５０８ａ，５０８
ｃ）と、常にＯＮ状態のディプレッション・トランジス
タ（図３のトランジスタ３０７ｂ，３０８ｂ、図５のト
ランジスタ５０７ｂ，５０８ｂ）とからなるメモリブロ
ック３０７，３０８，５０７，５０８を使用し、ＮＡＮ
Ｄ型メモリセル構成を有している。
【０００３】また、同一のデータ出力用信号線３１５，
５１５に、複数のＮＡＮＤ型メモリセル（メモリセルブ
ロック３０７，３０８，５０７，５０８）が、接続され
ている場合、エンハンスメント・トランジスタ３１３，
３１４，５１３，５１４により、メモリセルブロックの
選択を行う。
５１５に、複数のＮＡＮＤ型メモリセル（メモリセルブ
ロック３０７，３０８，５０７，５０８）が、接続され
ている場合、エンハンスメント・トランジスタ３１３，
３１４，５１３，５１４により、メモリセルブロックの
選択を行う。
【０００４】図３において、入力信号３０１〜３０５の
線があり、これらの一つを入力とする８個のインバータ
があり、さらにインバータを介してメモリセルブロック
選択信号３１１，３１２を得ており、この線は各々エン
ハンスメント・トランジスタ３１３，３１４のゲートに
接続され、その他はメモリブロック３０７，３０８への
ゲート入力となる。さらにデータ出力用信号線３１５
が、トランジスタ３１３，３１４を介して、各々メモリ
ブロック３０７，３０８に接続されている。
線があり、これらの一つを入力とする８個のインバータ
があり、さらにインバータを介してメモリセルブロック
選択信号３１１，３１２を得ており、この線は各々エン
ハンスメント・トランジスタ３１３，３１４のゲートに
接続され、その他はメモリブロック３０７，３０８への
ゲート入力となる。さらにデータ出力用信号線３１５
が、トランジスタ３１３，３１４を介して、各々メモリ
ブロック３０７，３０８に接続されている。
【０００５】図５においては図３の回路に、６個のイン
バータと６個の２入力ＮＡＮＤゲート５１６とが付加さ
れている。その他は図３と同様である。
バータと６個の２入力ＮＡＮＤゲート５１６とが付加さ
れている。その他は図３と同様である。
【０００６】次に、動作について説明する。まず、全て
のメモリセルのゲートに“Ｈ”信号を印加した状態で、
前記エンハンスメント・トランジスタ全てがＯＮし、前
記デプレッション・トランジスタは常にＯＮ状態である
ことから、前記ＮＡＮＤ型セルに電流が流れる。この状
態から、選択されるメモリセルのゲートのみ“Ｌ”にす
ると、選択されたメモリセルが、エンハンスメント・ト
ランジスタであればＯＦＦとなり、電流が流れなくな
る。また、ディプレッション・トランジスタであればＯ
ＦＦせず、電流が流れ続ける。この違いを感知し、半導
体読み出し専用メモリの出力が決まる。
のメモリセルのゲートに“Ｈ”信号を印加した状態で、
前記エンハンスメント・トランジスタ全てがＯＮし、前
記デプレッション・トランジスタは常にＯＮ状態である
ことから、前記ＮＡＮＤ型セルに電流が流れる。この状
態から、選択されるメモリセルのゲートのみ“Ｌ”にす
ると、選択されたメモリセルが、エンハンスメント・ト
ランジスタであればＯＦＦとなり、電流が流れなくな
る。また、ディプレッション・トランジスタであればＯ
ＦＦせず、電流が流れ続ける。この違いを感知し、半導
体読み出し専用メモリの出力が決まる。
【０００７】また図３において、メモリセルのゲートに
は、選択とならない限り常に“Ｈ”信号が印加され続
け、セルのゲート酸化膜の破壊の原因となる。
は、選択とならない限り常に“Ｈ”信号が印加され続
け、セルのゲート酸化膜の破壊の原因となる。
【０００８】このため、メモリセルのゲートに加わるス
トレスを軽減させるために、図５においては、選択され
ないメモリセルブロック全てのメモリセルのゲートに加
わる電圧を“Ｌ”とすることにより、メモリセルのゲー
トに加わるストレスを軽減してやる回路構成となってい
る。
トレスを軽減させるために、図５においては、選択され
ないメモリセルブロック全てのメモリセルのゲートに加
わる電圧を“Ｌ”とすることにより、メモリセルのゲー
トに加わるストレスを軽減してやる回路構成となってい
る。
【０００９】図４に図３の動作波形を、図６に図５の動
作波形を各々示す。
作波形を各々示す。
【００１０】図４において、まずワード線３０９ｂ，３
１０ｂのみ“Ｌ”で、他のワード線は全て“Ｈ”であ
り、メモリブロック選択信号線３１１が“Ｈ”、３１２
が“Ｌ”の状態で、メモリセル３０７ｂが選択されてい
て、その状態から“Ｌ”となるワード線３０９ｃ，３１
０ｃに換わり、メモリブロック選択信号線３１１，３１
２が反転し、メモリセル３０８ｃに選択が換わる時の波
形が示されている。
１０ｂのみ“Ｌ”で、他のワード線は全て“Ｈ”であ
り、メモリブロック選択信号線３１１が“Ｈ”、３１２
が“Ｌ”の状態で、メモリセル３０７ｂが選択されてい
て、その状態から“Ｌ”となるワード線３０９ｃ，３１
０ｃに換わり、メモリブロック選択信号線３１１，３１
２が反転し、メモリセル３０８ｃに選択が換わる時の波
形が示されている。
【００１１】ここで、電源（ＶＣＣ）のレベル４０１，
ＧＮＤのレベル４０２，半導体読み出し専用メモリ出力
４０３も示されている。
ＧＮＤのレベル４０２，半導体読み出し専用メモリ出力
４０３も示されている。
【００１２】図６では、メモリセル選択信号線５１１が
“Ｈ”で、５１２が“Ｌ”で、メモリセルブロック５０
７が選択され、またワード線は非選択のメモリセルブロ
ック５０８につながるワード線５１０ａ〜５１０ｃが
“Ｌ”となり、選択ブロック５０７においては線５０９
ｂのみ“Ｌ”となっている。この状態からメモリブロッ
ク選択信号５１１，５１２が反転することにより、メモ
リセルブロック５０８が選択され、ブロック５０７につ
ながるワード線は全て“Ｌ”となり、メモリブロック５
０８につながるワード線は選択されるセルにつながるワ
ード線５０８ｃ以外全て“Ｈ”となる。
“Ｈ”で、５１２が“Ｌ”で、メモリセルブロック５０
７が選択され、またワード線は非選択のメモリセルブロ
ック５０８につながるワード線５１０ａ〜５１０ｃが
“Ｌ”となり、選択ブロック５０７においては線５０９
ｂのみ“Ｌ”となっている。この状態からメモリブロッ
ク選択信号５１１，５１２が反転することにより、メモ
リセルブロック５０８が選択され、ブロック５０７につ
ながるワード線は全て“Ｌ”となり、メモリブロック５
０８につながるワード線は選択されるセルにつながるワ
ード線５０８ｃ以外全て“Ｈ”となる。
【００１３】ここで、電源（ＶＣＣ）のレベル６０１，
ＧＮＤのレベル６０２が、いずれも変動する。すなわち
ノイズが発生する。
ＧＮＤのレベル６０２が、いずれも変動する。すなわち
ノイズが発生する。
【００１４】
【発明が解決しようとする課題】従来の図３の様な場合
には、メモリセルのゲートに選択されない限り常に
“Ｈ”信号、つまり電源ＶＣＣの電圧が印加された状態
となるので、メモリセルのゲートにストレスがかかり続
け、メモリセルのゲート酸化膜が破壊を起こしてしまう
という問題点がある。
には、メモリセルのゲートに選択されない限り常に
“Ｈ”信号、つまり電源ＶＣＣの電圧が印加された状態
となるので、メモリセルのゲートにストレスがかかり続
け、メモリセルのゲート酸化膜が破壊を起こしてしまう
という問題点がある。
【００１５】また図５においては、選択されないメモリ
セルブロックにつながるワード線を全て“Ｌ”とするこ
とにより、図３の様なメモリセルのゲートにかかるスト
レスは軽減されるが、選択されるメモリセルブロック
が、切り換わる時の多数のワード線の充放電により、ノ
イズが発生し、それにより他の回路特に敏感なセンスア
ンプにこのノイズがまわり込み、誤動作を起こしたり、
入力系にまわり込み、入力レベルの悪化を起こすという
問題点がある。
セルブロックにつながるワード線を全て“Ｌ”とするこ
とにより、図３の様なメモリセルのゲートにかかるスト
レスは軽減されるが、選択されるメモリセルブロック
が、切り換わる時の多数のワード線の充放電により、ノ
イズが発生し、それにより他の回路特に敏感なセンスア
ンプにこのノイズがまわり込み、誤動作を起こしたり、
入力系にまわり込み、入力レベルの悪化を起こすという
問題点がある。
【００１６】本発明の目的は、前記問題点を解決し、ゲ
ートが破壊される心配がなく、ノイズも発生しないよう
にした半導体読み出し専用メモリを提供することにあ
る。
ートが破壊される心配がなく、ノイズも発生しないよう
にした半導体読み出し専用メモリを提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明の半導体読み出し
専用メモリの構成は、メモリセルとして、しきい値の相
異なる少なくとも２種類のディプレッション・トランジ
スタを使用し、前記メモリセルを選択する場合、選択さ
れる前記メモリセルのトランジスタ・ゲートにつながる
ワード線をマイナス電位とし、かつそれ以外のワード線
を０Ｖとする手段を設けたことを特徴とする。
専用メモリの構成は、メモリセルとして、しきい値の相
異なる少なくとも２種類のディプレッション・トランジ
スタを使用し、前記メモリセルを選択する場合、選択さ
れる前記メモリセルのトランジスタ・ゲートにつながる
ワード線をマイナス電位とし、かつそれ以外のワード線
を０Ｖとする手段を設けたことを特徴とする。
【００１８】
【実施例】図１は本発明の一実施例の半導体読み出し専
用メモリを示す回路図である。
用メモリを示す回路図である。
【００１９】図１において、本実施例の専用メモリは、
メモリブロック１０７，１０８とインバータとの間に、
降圧回路１１６をそれぞれ介在させている。その他の部
分は図３と同様である。
メモリブロック１０７，１０８とインバータとの間に、
降圧回路１１６をそれぞれ介在させている。その他の部
分は図３と同様である。
【００２０】図１の様に、降圧回路１１６でしきい値を
調節して、ゲート電位が０ＶでＯＮとなり、負電位でＯ
ＦＦとなるディプレッション・トランジスタ１０７ａ，
１０７ｃ，１０８ａ，１０８ｃと、閾値が充分負電位な
ため常にＯＮ状態のディプレッション・トランジスタ１
０７ｂ，１０８ｂにより、ＮＡＮＤ型メモリセルを構成
している。また、この選択回路では、しきい値を調節し
たメモリセル１０７ａ，１０７ｃ，１０８ａ，１０８ｃ
のゲート電位が０ＶでＯＮ状態、負電位でＯＦＦとなる
ことを利用するため、負電位が必要となり、そのため降
圧回路１１６を設けている。
調節して、ゲート電位が０ＶでＯＮとなり、負電位でＯ
ＦＦとなるディプレッション・トランジスタ１０７ａ，
１０７ｃ，１０８ａ，１０８ｃと、閾値が充分負電位な
ため常にＯＮ状態のディプレッション・トランジスタ１
０７ｂ，１０８ｂにより、ＮＡＮＤ型メモリセルを構成
している。また、この選択回路では、しきい値を調節し
たメモリセル１０７ａ，１０７ｃ，１０８ａ，１０８ｃ
のゲート電位が０ＶでＯＮ状態、負電位でＯＦＦとなる
ことを利用するため、負電位が必要となり、そのため降
圧回路１１６を設けている。
【００２１】本実施例は、まず全メモリセルのゲート電
圧を０Ｖとすると、ＮＡＮＤ型セル全てがＯＮ状態とな
り、電流が流れる。この状態で選択されるメモリセルの
ゲート電圧のみ負電位とすると、そのメモリセルが、し
きい値を調節したディプレッション・トランジスタ１０
７ａ，１０７ｃ，１０８ａ，１０８ｃであればＯＦＦと
なり、電流が流れなくなり、しきい値が充分負電位であ
るディプレッション・トランジスタ１０７ｂ，１０８ｂ
であれば、ＯＮ状態のまま電流は流れる。この電流が、
流れるか流れないかの違いを感知し、半導体読み出し専
用メモリの出力を決定する。
圧を０Ｖとすると、ＮＡＮＤ型セル全てがＯＮ状態とな
り、電流が流れる。この状態で選択されるメモリセルの
ゲート電圧のみ負電位とすると、そのメモリセルが、し
きい値を調節したディプレッション・トランジスタ１０
７ａ，１０７ｃ，１０８ａ，１０８ｃであればＯＦＦと
なり、電流が流れなくなり、しきい値が充分負電位であ
るディプレッション・トランジスタ１０７ｂ，１０８ｂ
であれば、ＯＮ状態のまま電流は流れる。この電流が、
流れるか流れないかの違いを感知し、半導体読み出し専
用メモリの出力を決定する。
【００２２】図２に、図１のメモリセルがトランジスタ
１０７ｂからトランジスタ１０８ｃに換わる場合につい
て、波形により示す。
１０７ｂからトランジスタ１０８ｃに換わる場合につい
て、波形により示す。
【００２３】まず、負電位となるワード線が出力信号線
１０９ｂ，１１０ｂで、メモリセルブロック選択信号１
１１が“Ｈ”で、信号線１１２が０Ｖで、メモリセルブ
ロック１０７が選択された状態から、負電位となるワー
ド線を、信号線１０９ｂ，１１０ｂから信号線１０９
ｃ，１１０ｃに換え、メモリブロック選択信号１１１，
１１２を反転させることにより、選択されるメモリセル
がメモリブロック１０８に換わる。
１０９ｂ，１１０ｂで、メモリセルブロック選択信号１
１１が“Ｈ”で、信号線１１２が０Ｖで、メモリセルブ
ロック１０７が選択された状態から、負電位となるワー
ド線を、信号線１０９ｂ，１１０ｂから信号線１０９
ｃ，１１０ｃに換え、メモリブロック選択信号１１１，
１１２を反転させることにより、選択されるメモリセル
がメモリブロック１０８に換わる。
【００２４】以上、一導電型トランジスタをメモリセル
として用いた場合について述べたが、この他の実施例と
して、反導電型トランジスタを用いても同様の効果が得
られる。
として用いた場合について述べたが、この他の実施例と
して、反導電型トランジスタを用いても同様の効果が得
られる。
【００２５】尚図２において、電源（ＶＣＣ）のレベル
２０１と、ＧＮＤレベル２０２と、半導体読み出し専用
メモリ出力２０３と、降圧回路１１６の負の出力レベル
とが示されている。
２０１と、ＧＮＤレベル２０２と、半導体読み出し専用
メモリ出力２０３と、降圧回路１１６の負の出力レベル
とが示されている。
【００２６】本実施例の読み出し専用メモリにおけるＮ
ＡＮＤ型メモリセルのセル選択回路は、メモリセルに加
わるゲート電圧が０ＶでＯＮとなり、マイナス電位でＯ
ＦＦとなる様にしきい値を調節したディプレッション・
トランジスタと、しきい値が充分負電位なため常にＯＮ
状態のディプレッション・トランジスタとをメモリセル
に使用し、選択されるメモリセルのゲートにつながるワ
ード線の電位をマイナス電位とし、それ以外のワード線
を全て０Ｖとする。
ＡＮＤ型メモリセルのセル選択回路は、メモリセルに加
わるゲート電圧が０ＶでＯＮとなり、マイナス電位でＯ
ＦＦとなる様にしきい値を調節したディプレッション・
トランジスタと、しきい値が充分負電位なため常にＯＮ
状態のディプレッション・トランジスタとをメモリセル
に使用し、選択されるメモリセルのゲートにつながるワ
ード線の電位をマイナス電位とし、それ以外のワード線
を全て０Ｖとする。
【００２７】
【発明の効果】以上説明した様に、本発明によれば、ワ
ード線レベルは選択されるメモリセルにつながるワード
線を除いて全て０Ｖとなるので、例えば図３で問題とな
っているメモリセルゲート破壊は、メモリセルのゲート
にストレスがかからないため生じず、信頼性が高くな
り、また図５においては、選択されるメモリセルブロッ
クの切り換え時におけるワード線の充放電によるノイズ
も、選択されるメモリセル以外につながるワード線を全
て“０”Ｖとすることにより、生じなくなり、このため
ワード線の充放電によるノイズのまわり込みが原因で起
きるセンスアンプの誤動作や、アドレスの入力レベルの
悪化等が起きなくなるという効果がある。
ード線レベルは選択されるメモリセルにつながるワード
線を除いて全て０Ｖとなるので、例えば図３で問題とな
っているメモリセルゲート破壊は、メモリセルのゲート
にストレスがかからないため生じず、信頼性が高くな
り、また図５においては、選択されるメモリセルブロッ
クの切り換え時におけるワード線の充放電によるノイズ
も、選択されるメモリセル以外につながるワード線を全
て“０”Ｖとすることにより、生じなくなり、このため
ワード線の充放電によるノイズのまわり込みが原因で起
きるセンスアンプの誤動作や、アドレスの入力レベルの
悪化等が起きなくなるという効果がある。
【図１】本発明の一実施例の半導体読み出し専用メモリ
を示す回路図である。
を示す回路図である。
【図２】図１の動作を示した波形図である。
【図３】従来のメモリセル選択回路の一例を示す回路図
である。
である。
【図４】図３の動作を示した波形図である。
【図５】従来のメモリセル選択回路の他例を示す回路図
である。
である。
【図６】図５の動作を示した波形図である。
１０１〜１０５，３０１〜３０５，５０１〜５０５
入力信号 １０６，３０６，５０６ インバータ １０７，１０８，３０７，３０８，５０７，５０８
メモリブロック １０７ａ，１０７ｃ，１０８ａ，１０８ｃ ゲート電
圧０ＶでＯＮ，マイナス電位でＯＦＦとなるディプレッ
ション・トランジスタ １０７ｂ，１０８ｂ，３０７ｂ，３０８ｂ，５０７ｂ，
５０８ｂ しきい値が充分負電位であるディプレッシ
ョン・トランジスタ １０９ａ〜１０９ｃ，１１０ａ〜１１０ｃ，３０９ａ〜
３０９ｃ，３１０ａ〜３１０ｃ，５０９ａ〜５０９ｃ，
５１０ａ〜５１０ｃ メモリセル選択信号線（ワード
線） １１１，１１２，３１１，３１２，５１１，５１２
メモリセルブロック選択信号線 １１６ 降圧回路 １１５ データ出力用信号線 ３０７ａ，３０７ｃ，３０８ａ，３０８ｃ，５０７ａ，
５０７ｃ，５０８ａ，５０８ｃ，１１３，１１４，３１
３，３１４，５１３，５１４ エンハンスメント・ト
ランジスタ ５１６ ２ＮＡＮＤゲート ２０１，４０１，６０１ 電源（ＶＣＣ）のレベル ２０２，４０２，６０２ ＧＮＤのレベル ２０３，４０３，６０３ 半導体読み出し専用メモリ
出力
入力信号 １０６，３０６，５０６ インバータ １０７，１０８，３０７，３０８，５０７，５０８
メモリブロック １０７ａ，１０７ｃ，１０８ａ，１０８ｃ ゲート電
圧０ＶでＯＮ，マイナス電位でＯＦＦとなるディプレッ
ション・トランジスタ １０７ｂ，１０８ｂ，３０７ｂ，３０８ｂ，５０７ｂ，
５０８ｂ しきい値が充分負電位であるディプレッシ
ョン・トランジスタ １０９ａ〜１０９ｃ，１１０ａ〜１１０ｃ，３０９ａ〜
３０９ｃ，３１０ａ〜３１０ｃ，５０９ａ〜５０９ｃ，
５１０ａ〜５１０ｃ メモリセル選択信号線（ワード
線） １１１，１１２，３１１，３１２，５１１，５１２
メモリセルブロック選択信号線 １１６ 降圧回路 １１５ データ出力用信号線 ３０７ａ，３０７ｃ，３０８ａ，３０８ｃ，５０７ａ，
５０７ｃ，５０８ａ，５０８ｃ，１１３，１１４，３１
３，３１４，５１３，５１４ エンハンスメント・ト
ランジスタ ５１６ ２ＮＡＮＤゲート ２０１，４０１，６０１ 電源（ＶＣＣ）のレベル ２０２，４０２，６０２ ＧＮＤのレベル ２０３，４０３，６０３ 半導体読み出し専用メモリ
出力
Claims (2)
- 【請求項１】 メモリセルとして、しきい値の相異なる
少なくとも２種類のディプレッション・トランジスタを
使用し、前記メモリセルを選択する場合、選択される前
記メモリセルのトランジスタ・ゲートにつながるワード
線をマイナス電位とし、かつそれ以外のワード線を０Ｖ
とする手段を設けたことを特徴とする半導体読み出し専
用メモリ。 - 【請求項２】 メモリセルが、３個のトランジスタの直
列体からなる請求項１記載の半導体読み出し専用メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887692A JP2833899B2 (ja) | 1992-01-22 | 1992-01-22 | 半導体読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887692A JP2833899B2 (ja) | 1992-01-22 | 1992-01-22 | 半導体読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198192A JPH05198192A (ja) | 1993-08-06 |
| JP2833899B2 true JP2833899B2 (ja) | 1998-12-09 |
Family
ID=11704886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP887692A Expired - Lifetime JP2833899B2 (ja) | 1992-01-22 | 1992-01-22 | 半導体読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833899B2 (ja) |
-
1992
- 1992-01-22 JP JP887692A patent/JP2833899B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198192A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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