JPS6214396A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To attain a stable writing operation by inserting a resistance between an emitter of a final step transistor of a word driver circuit selecting a word line and an electrode of the lowest potential. CONSTITUTION:A resistance Rw is inserted between word drivers WD1, WD2 and an electrode of the lowest potential. A Tr Q5 absorbs a current 67mA passing through a word line W2 and when adding its base current, an emitter current of the Tr Q5 becomes 70mA. When determining Rw so as to satisfy 2V+70mAXRwOMEGA=3.3V, an emitter potential of Q1 is raised to 2V+70 mAXRwOMEGA, which can be same as the base potential of Q1. Rw becomes 18.5OMEGA and by inserting 18.5OMEGA between the emitter of a final step transistor of a word driver and an electrode of the lowest potential, Q1 is prevented from being turned on. Thereby, the effect of a parasitic transistor is restricted and a stable writing operation can be performed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込み可能な読み出し専用半導体記憶
装置に関するものである 〔従来の技術〕 一般に電気的に書込み可能な読み出し専用半導体記憶装
置では書込み動作は次の様に行う。すなわち外部の電流
源より１００ｍＡ前後の電流を記憶セルを構成するベー
スオープンのｎｐｎ　）ランジスタ（以下、ｎｐｎＴｒ
　と記す）のエミッタ側からコレクタ側へ流し込み、そ
のエミッタ・ペースｉ合を短絡することにより情報を書
き込む。この書き　　　　　　　１込み動作は高電圧、
大電流を伴うので種々の寄生効果が生ずる。その内、ワ
ード線として作用する夛 ２つの記憶セルのコレクタ領域間に形成さ扛る　　　　
　　　（ｎｐｎＴｒ　による寄生電流路について述べる
。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an electrically writable read-only semiconductor memory device. [Prior Art] In general, electrically writable read-only semiconductor memory devices The write operation is performed as follows. In other words, a current of around 100 mA is applied from an external current source to an open-base NPN transistor (hereinafter referred to as NPNTr) that constitutes a memory cell.
) from the emitter side to the collector side, and information is written by short-circuiting the emitter-pace connection. This write 1 operation is performed at high voltage.
Since large currents are involved, various parasitic effects occur. Among them, there is a layer formed between the collector regions of two memory cells that acts as a word line.
(The parasitic current path due to npnTr will be described.

記憶セルはベースオープンのｎｐｎ　Ｔ　ｒ　で、ｓｂ
、；第２図に示す様にコレクタがワードｆＪＷ１．Ｗ、
に、示す。デジット線りは通常一層目のアルミ配線が　
　　　　　１ツタ、ベースに対応する。The memory cell is base open npn T r and sb
,; As shown in FIG. 2, the collector stores the word fJW1. W,
, shown below. Digit wiring usually has the first layer of aluminum wiring.
1 ivy, corresponding to the base.

一〇−１ 今、第２図の様にとなりあったワード線Ｗ、　Ｗ！とデ
ジット線りの間に誓込み済記ｔはセルＱｔｃと未書込み
記憶セルＱ、ｃが接続さ扛ているとする。寄生素子を考
えた等価回路を第４図に示す。Ｑ、はコレクタＣ３、基
板、コレクタＣ１をコレクタ、ベース、エミッタとする
ｎｐｎＴｒ　でありＱ、は未書込み記憶セルＱ、ｃのベ
ースＢ１、コレクタＣ１、基板をエミッタ、ベース、コ
レクタとするｐｎｐＴｒである。Ｄ、は書込み済記憶セ
ルＱ＋ｃのＢＣダイオード、Ｄ鵞は未書込み記憶セルＱ
、ｃのエミッタ　□Ｅ雪、ベースＢ、より成るＥＢダイ
オード°である。10-1 Now, the word lines W and W! are next to each other as shown in Figure 2. It is assumed that the cell Qtc and the unwritten memory cells Q and c are connected between the digit line t and the digit line. An equivalent circuit considering parasitic elements is shown in FIG. Q is an npnTr whose collector, base, and emitter are the collector C3, substrate, and collector C1, and Q is a pnpTr whose emitter, base, and collector are the base B1, collector C1, and substrate of the unwritten memory cell Q,c. . D is the BC diode of the written memory cell Q+c, and D is the unwritten memory cell Q.
, c emitter □E snow, base B, EB diode °.

ＲはＱｌのベースそしてＱ、のコレクタの役割をしてい
る基板の部分と基板全体を最低電位におとしている電極
ＧＮＤとの間の基板の抵抗である。R is the resistance of the substrate between the portion of the substrate that serves as the base of Ql and the collector of Q, and the electrode GND that brings the entire substrate to the lowest potential.

第２図の未書込み記憶セルＱ、ｃを書込もうとする。ワ
ードドライバーＷＤ、をオン、ＷＤＩをオフにしてワー
ド線Ｗ章を選択し、デジットＡｍ　Ｗ　ｔを選択し、デ
ジット線りよし書込み電流を記憶セルＱ、ｃのエミッタ
からコレクタ方向に流す。この時の状況を第４図の等価
回路にて考える。書込もうとしているのは、すなわちＥ
Ｂ接合を短絡しようとしているのは、ＥＢダイオードＩ
）２　である。An attempt is made to write to unwritten memory cells Q and c in FIG. Turn on the word driver WD, turn off WDI, select the word line W, select the digit Am W t, and flow the digit line read write current from the emitter to the collector of the memory cells Q and c. Consider the situation at this time using the equivalent circuit shown in FIG. What you are trying to write is E
It is the EB diode I that is trying to short the B junction.
)2.

書込み電流はり、を通った後ｐｎｐ　Ｔｒ　Ｑｔのエミ
ッタからベースへぬけＷＤ２に吸収さｎる。デジット線
より１００ｍＡ流し込んだ時Ｑ、のエミッタ接地時の電
流増巾率βは電流値により０．１〜０．５まで変化し、
Ｑ、のコレクタ電流もそのβの値に応じて９〜３３ｍＡ
流れる。このコレクタ［流は基板へのも扛電流であり寄
生抵抗Ｒを通り最低電位′成極ＧＮＤに達する。このＲ
は前述の通９　ｐｎｐＴｒＱ２のコレクタとして働いて
いる基板の一領域から最低電位電極ＧＮＩ）′１での抵
抗であり、この値は基板の比抵抗により異なるが大体１
０００前後の値をとる。ｐｎｐＴｒ　Ｑ、のコレクタ電
流が最大の３３ｍＡとなるβ＝０．５の時の各部分の電
位を計算してみる。この時ＷＤ、は１００ｍＡ−３３ｍ
Ａ＝　６７ｍＡ吸収しておりワード線Ｗ２は、すなわち
ｎｐｎＴｒ　Ｑ、のエミッタ電位は約２ｖｉで上昇する
。一方ｐｎｐＴｒ　Ｑｔのコレクタから寄生抵抗Ｒを通
り最低電位電極ＧＮＤに向けて３３ｍＡ流ｎるのでｐｎ
ｐＴｒ　Ｑｌのコレクタ、すなわちｎｐｎＴｒＱ、のべ
−ｘ電位は１００Ωｘ３３ｍＡ＝３．３Ｖまで上昇しう
る。結局ｎｐｎＴｒＱ１のベース・エミッタ間はオンす
るのに十分な順バイアスが印加さ扛るためＱｌのコレク
タには誓込み済記憶セルのＢＣダイオードＤＩ　を通じ
てデジット線りより書込み電流が供給できず書込み不良
の原因となっていた。After passing through the write current, it passes from the emitter to the base of the pnp Tr Qt and is absorbed by WD2. When 100 mA is injected from the digit line, the current amplification rate β when the emitter is grounded changes from 0.1 to 0.5 depending on the current value,
The collector current of Q is also 9 to 33 mA depending on the value of β.
flows. This collector current is a current flowing to the substrate and passes through the parasitic resistance R to reach the lowest potential polarization GND. This R
is the resistance from the region of the substrate acting as the collector of the aforementioned pnpTrQ2 to the lowest potential electrode GNI)'1, and this value varies depending on the specific resistance of the substrate, but is approximately 1.
It takes a value around 000. Let us calculate the potential of each part when β=0.5, when the collector current of pnpTr Q is the maximum of 33 mA. At this time, WD is 100mA-33m
A = 67 mA is absorbed, and the emitter potential of the word line W2, that is, the npnTr Q, rises at about 2vi. On the other hand, 33 mA flows from the collector of pnpTr Qt through the parasitic resistance R toward the lowest potential electrode GND, so pn
The collector potential of pTr Ql, ie, npnTrQ, can rise to 100Ω x 33mA = 3.3V. Eventually, enough forward bias is applied between the base and emitter of npnTr Q1 to turn it on, and therefore a write current cannot be supplied to the collector of Ql from the digit line through the BC diode DI of the committed memory cell, resulting in a write failure. It was the cause.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述の様に従来の方法では書込み済ｓｄ僧セルと記憶セ
ルのコレクタ領域間そして基板により寄生電流路が形成
されてしまい記憶セルを書込むことができないという問
題があった。As described above, the conventional method has the problem that a parasitic current path is formed between the written SD memory cell and the collector region of the memory cell and by the substrate, making it impossible to write to the memory cell.

本発明の目的は書込み動作時に記憶七セのコレクタ領域
に寄生電流路が形成さ扛るのを防ぎ、安定した書込み動
作が行える半導体集積回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit which can prevent parasitic current paths from being formed in the collector regions of seven memory cells during a write operation and can perform stable write operations.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

本発明のベースオーブントランジスタの接合を破壊する
ことにより情報を書込む接合破壊型の記憶セルを有する
電気的に書込み可能な読み出し専用半導体記憶装置は、
ワード線を選択するワードドライバー１１路の最終段ト
ランジスタのエミッタと最低′電位′Ｉ！！極の間に抵
抗を有している。An electrically writable read-only semiconductor memory device having a junction-destroying memory cell in which information is written by breaking the junction of a base-oven transistor according to the present invention includes:
The emitter of the final stage transistor of the word driver 11 path that selects the word line and the lowest 'potential' I! ! It has resistance between the poles.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図に本発明の実施例を示す。同図においてワードド
ライバーＷＤ、、ＷＤ、と最低電位電極の間に挿入した
ＲＷが本発明による抵抗である。第５図に等価回路を示
す。同図で使用している記号とその素子の物理的構造は
従来例の第４図と同一であり、抵抗Ｒｗが追加さ７して
いることが異なる。FIG. 1 shows an embodiment of the present invention. In the figure, RW inserted between the word drivers WD, WD and the lowest potential electrode is the resistor according to the present invention. Figure 5 shows an equivalent circuit. The symbols used in this figure and the physical structure of the elements thereof are the same as those of the conventional example in FIG. 4, except that a resistor Rw is added.

従来例と同様に第１図においてワードドライバーＷＤ、
とデジッ）ＷＤにより未書込み記憶セルＱ、ｃを選択し
書込み電流１００ｍＡを流しこむ本のとする。第５図で
この時の電位を調べてみる。ＥＢダイオードＤ２の接合
を短絡すべくデジット線りからｐｎｐＴｒ　Ｑｌを経て
ＷＤ、に向け１００ｍＡ流そうとしだ時Ｑｔのβ＝０．
５とするとＱ、のベース電流は６７　ｍＡ　、コレクタ
電流は３３ｍＡとなる。Ｒｗ＝００の時は従来例の様に
ｎｐｎＴｒ　Ｑｌのエミッタ電位は２Ｖ１ベ一ス電位は
３．３Ｖ１で上昇しようとし、ＱＩがオンすること（Ｃ
なる。本発明の目的はＱ、のエミッタ電位を−Ｈげてそ
のエミッタ・ベース接合が順バイアスにならない様にす
ることである。第６図ＩＣワードドライバーＷｌ）。As in the conventional example, in FIG. 1, the word driver WD,
Assume that unwritten memory cells Q and C are selected by WD and a write current of 100 mA is applied. Let's examine the potential at this time in Figure 5. When trying to flow 100 mA from the digit line to WD via pnpTr Ql in order to short-circuit the junction of EB diode D2, β of Qt = 0.
5, the base current of Q is 67 mA and the collector current is 33 mA. When Rw=00, the emitter potential of npnTr Ql is 2V1 and the base potential is 3.3V1, as in the conventional example, and the QI turns on (C
Become. The purpose of the present invention is to raise the emitter potential of Q to -H so that its emitter-base junction does not become forward biased. Figure 6 IC word driver Wl).

ＷＤ、の具体的な回路を示すが、その中でワード線Ｗ！
に流ｎる電流６７ｍＡを吸＋１７するのけＴｒＱｓであ
り、そのベース電流を加えるとＴｒ　Ｑ５のエミッタ電
流は７０ｍＡになる。第５図でＲｗを２Ｖ＋７０ｍＡｘ
Ｒｗｎ−３．３Ｖを；繭たす様ｌζ決めるとＱ、のエミ
ッタ電位は２Ｖ＋７０ｍＡＸＲｗΩ捷で上昇し、Ｑｌの
ベース電位と同じにすることができる。WD, a specific circuit is shown, in which the word line W!
Tr Qs absorbs 67 mA of current flowing through the Tr Qs, and when its base current is added, the emitter current of Tr Q5 becomes 70 mA. In Figure 5, Rw is 2V + 70mAx
When Rwn-3.3V is determined in a cocoon manner, the emitter potential of Q increases by 2V+70mAXRwΩ, and can be made the same as the base potential of Ql.

上式をＲｗについて解くとＲｗ＝１８．５０となりワー
ドドライバーの最終段トランジスタのエミッタと最低電
位電極の間に１８．５Ω入扛ることによりＱ、のオンを
防ぐことができる。なお、この１８．５０の抵抗により
ワードドライバー全体は１８，５Ω×７ＱｍＡ＝１．３
ｖ上昇するが、’Ｆ１を原電圧５Ｖを印加するならばワ
ードドライバーの最終段トランジスタはオンを保つこと
ができ、十分ワード線からの書込み電流６７ｍＡを吸収
する。When the above equation is solved for Rw, Rw=18.50, and Q can be prevented from turning on by inserting 18.5Ω between the emitter of the final stage transistor of the word driver and the lowest potential electrode. In addition, due to this 18.50 resistance, the entire word driver is 18.5Ω x 7QmA = 1.3
Although v increases, if the original voltage of 5 V is applied to 'F1, the final stage transistor of the word driver can be kept on and can sufficiently absorb the write current of 67 mA from the word line.

読み出し時は一本のデジッｌ！Ｄから誉込み済記憶セル
に向かって１ｍＡ程度の電ｖＩとが流ｆｌ、　　８ビツ
ト病成の時はオンしているワードドライバーは８ｍＡの
′−訛を引くことになる。本発明により挿入するＲｗ＝
１ｇ、５Ωでの電位上昇はペース電流を無視すると１８
，５ΩＸ８ｍＡ＝１４８ｍＶであり読み出し動作時に誤
動作することはない。One digital when reading out! A voltage of about 1 mA flows from D to the loaded memory cell, and when an 8-bit disease occurs, the word driver that is on will draw 8 mA of '-'. Rw= inserted according to the present invention
The potential increase at 1g and 5Ω is 18 if the pace current is ignored.
, 5Ω×8mA=148mV, and there is no malfunction during read operation.

〔発明の効果〕〔Effect of the invention〕

以上説明した様に、本発明によ扛ばワードドライバーの
最終段トランジスタのエミッタと最低電位電極の間に抵
抗を挿入することにより寄生トランジスタ効果がおさえ
らｎ安定した臀込み動作が行える半導体記憶装置が得ら
扛る。As explained above, according to the present invention, by inserting a resistor between the emitter of the final stage transistor of the word driver and the lowest potential electrode, the parasitic transistor effect can be suppressed, and a semiconductor memory device can perform stable stabilization operation. I get it.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例、第２図は従来の記憶セルとワ
ードドライバーの接続図、Ｍ３図は第２図０記憶″′の
部分をデ″ト線方向で切断した　　　　　　１時の断面
図、第４図は第２図の回路図に寄生素子を加えた等価回
路、第５図は第１図の回路図に寄生素子を加えた等価回
路図、第６図はワードドライバー回路図である。 Ｄ、、Ｄ、・・・・・・ダイオード。Fig. 1 is an embodiment of the present invention, Fig. 2 is a connection diagram of a conventional memory cell and a word driver, and Fig. M3 is a cross section at 1 o'clock in Fig. 2, where the 0 memory section is cut in the direction of the data line. Figure 4 is an equivalent circuit diagram of the circuit diagram in Figure 2 plus parasitic elements, Figure 5 is an equivalent circuit diagram of the circuit diagram of Figure 1 plus parasitic elements, and Figure 6 is a word driver circuit diagram. be. D,,D,...Diode.

Claims (1)

【特許請求の範囲】[Claims] 　ベースオープントランジスタ接合破壊型の記憶セルを
有する電気的に書込み可能な読み出し専用半導体記憶装
置において、ワード線を選択するワードドライバー回路
の最終段トランジスタのエミッタと最低電位電極との間
に抵抗を挿入したことを特徴とする半導体記憶装置。In an electrically writable read-only semiconductor memory device having a base open transistor junction breakdown type memory cell, a resistor is inserted between the emitter of the final stage transistor of a word driver circuit that selects a word line and the lowest potential electrode. A semiconductor memory device characterized by: