JPS6079772A - Semiconductor memory device - Google Patents
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関するものであシ、更に詳し
く言えば負荷抵抗の代ヤにトランジスタを負荷とする交
さ接続型の半導体記憶セルを使用した半導体記憶装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device, and more specifically, to a semiconductor memory device using cross-connected semiconductor memory cells in which a transistor is used as a load instead of a load resistor. It is.
周知のように、従来発表されているバイポーラ型の半導
体記憶セルの多くは、第１図のように交さ接続されたト
ランジスタ１，２と抵抗３，４よ構成るフリップ７０ツ
ブで構成されている。この型のセルの欠点は、コレクタ
負荷抵抗３，４を使用しているため、セル面積が大きい
ことである。As is well known, most of the bipolar type semiconductor memory cells that have been announced so far are composed of flip 70 tubes consisting of transistors 1 and 2 and resistors 3 and 4 which are cross-connected as shown in Figure 1. There is. The disadvantage of this type of cell is that the cell area is large due to the use of collector load resistors 3 and 4.
また高速動作を行なわせかつ消費電力を小さくするため
には、記憶セルに流れる電流を読出し書込み時には大き
くし、情報を保持している時には小さくすることが望ま
しい。しかし第１図のセルでは、トランジスタ１，２の
コレクタ電圧の差（すなわち２値情報１，０の電圧差）
は、はぼセルに流れる電流×負荷抵抗で決定されるため
、セルに流れる電流値を変えることは不可能である。し
たがってセル電流を大幅に変えるには負荷抵抗３゜４と
して非線形の負荷抵抗を使用して、セルの電流値が変化
してもトランジスタ１，２のコレクタ電圧差が変化しな
いようにする必要がある。Furthermore, in order to perform high-speed operation and reduce power consumption, it is desirable to increase the current flowing through the memory cell when reading and writing, and to decrease it when information is being held. However, in the cell shown in Figure 1, the difference between the collector voltages of transistors 1 and 2 (that is, the voltage difference between binary information 1 and 0)
is determined by the current flowing through the cell x the load resistance, so it is impossible to change the value of the current flowing through the cell. Therefore, in order to change the cell current significantly, it is necessary to use a nonlinear load resistance as the load resistance 3°4 so that the difference in collector voltage between transistors 1 and 2 does not change even if the cell current value changes. .
また、第１図に示すような従来のセルをマトリックス状
にアレイ配列して半導体記憶装置を構成した場合、２個
以上のセルを同時選択するいわゆる２重選択が起ると、
記憶情報が破壊される恐れがあった。Furthermore, when a semiconductor memory device is constructed by arranging conventional cells in a matrix as shown in FIG. 1, if so-called double selection occurs, in which two or more cells are selected simultaneously,
There was a risk that memory information would be destroyed.
本発明の目的は、セル面積を小さくし、消費電力を少な
くし、かつ、２重選択による記憶情報の破壊を防止して
、安定な動作を行なえるようにした半導体記憶装置を提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device that has a smaller cell area, lowers power consumption, and prevents destruction of stored information due to double selection, thereby enabling stable operation. be.
本発明は、第１の導電型の第１および第２のトランジス
タと、第１の導電型とは異なる第２の導電型を有し、そ
れぞれ少なくとも２つのエミッタをもつ第３および第４
のトランジスタとを備え、第１のトランジスタのベース
およびコレクタを第３のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第２のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第３のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続した半導体記憶セルを複数個マト
リックス状に配列し、半導体記憶セルの第１および第２
のトランジスタのエミッタをワード線に接続し、第３お
よび第４のトランジスタの第１のエミッタをディジット
線を介して第１の電流源に接続し、第３および第４のト
ランジスタの第２のエミッタを第２の電流源に接続し、
半導体記憶セルの選択時および非選択時にワード線に異
なる電圧を印加し、選択時に杖、ディジット線を介して
第１の電流源に選択電流を流し、非選択時には、第２の
電流源に保持電流を流すようにしたことに特徴がある。The present invention includes first and second transistors of a first conductivity type, and third and fourth transistors having a second conductivity type different from the first conductivity type and each having at least two emitters.
a transistor, the base and collector of the first transistor are connected to the collector and base of the third transistor, respectively, the base and collector of the second transistor are connected to the collector and base of the fourth transistor, respectively, A plurality of semiconductor memory cells are arranged in a matrix in which the base and collector of the third transistor are connected to the collector and base of the fourth transistor, respectively, and the first and second semiconductor memory cells are arranged in a matrix.
the emitters of the transistors are connected to the word line, the first emitters of the third and fourth transistors are connected to the first current source via the digit line, and the second emitters of the third and fourth transistors are connected to the first current source via the digit line. is connected to a second current source,
Different voltages are applied to the word line when the semiconductor memory cell is selected and when it is not selected, and when the cell is selected, the selection current is passed through the first current source through the digit line, and when it is not selected, it is held in the second current source. It is characterized by the fact that it allows current to flow through it.
以下、実施例を参照しながら、本発明の詳細な説明する
。Hereinafter, the present invention will be described in detail with reference to Examples.
第２図は、本発明に使用する半導体記憶セルの基本的な
一実施例の回路図である。第１図の従来型のセルと比較
すると、第１図の抵抗３．４がＰＮＰ ）ランジスタ５
１．５２におきかわっている。今、トランジスタ１１が
導通、トランジスタ１２が非導通の状態を考える。ＰＮ
Ｐ ）ランジスタ５１．５２の直流増幅率ｈＦＢ（ＰＮ
Ｐ）がＯの時、すなわち、ＰＮＰ ）ランジスタ５１．
５２が単にエミッタ・ベース間のダイオードとしてしか
働かない時は、トランジスタ１１のベース電流はトラン
ジスタ５２のエミッタ・ペース間のダイオードから供給
される。一方ＮＰＮ ）ランジスタ１１のコレクタ電流
は、トランジスタ５１のエミッタ・ペース間のダイオー
ドから供給される。ＮＰＮ）ランジスタ１１の直流増幅
率ｈＦつ（ＮＰＮ）は５０〜１００程度であるから、Ｐ
ＮＰ ）ランジスタ５１のエミッタ・ペース間ダイオー
ドに流れる電流はトランジスタ５２のエミッタ・ベース
間ダイオードに流れる電流の５０〜１００倍であｐ、ト
ランジスタ１１のコレクタ電圧はベース電圧よシも１０
０ｍＶ程度低くなる。したがって、トランジスタ１２の
ベース電圧は、トランジスタ１１のベース電圧よＪ）１
００ｍＶ程度低くなシ、この電圧差でトランジスタ１２
はオフ、トランジスタ１１はオンとなって、フリップ・
フロップ回路が構成できる。上記の方法、すなわちトラ
ンジスタ５１．５２がＰＮＰ ）ランジスタとして動作
しないフリップ・フロップ回路でもメモリセル回路とな
るが、トランジスタ１１．１２のベース電圧の電圧差が
１００ｍＶ程度では、安定な回路動作という点から問題
がある。つぎにＰＮＰ）ランジスタ５１゜５２０直流増
幅率ｈＦＢ（ＰＮＰ）が０よシ大きくて、正常なＰＮＰ
）ランジスタとして動作する場合について述べる。FIG. 2 is a circuit diagram of a basic embodiment of a semiconductor memory cell used in the present invention. Compared to the conventional cell shown in Figure 1, the resistor 3.4 in Figure 1 is replaced by a PNP transistor 5).
It has been replaced by 1.52. Now, consider a state in which the transistor 11 is conductive and the transistor 12 is non-conductive. P.N.
P) DC amplification factor hFB(PN
When P) is O, that is, PNP) transistor 51.
When 52 acts merely as an emitter-to-base diode, the base current of transistor 11 is supplied from the emitter-to-base diode of transistor 52. On the other hand, the collector current of the NPN transistor 11 is supplied from a diode between the emitter and pace of the transistor 51. NPN) Since the DC amplification factor hF(NPN) of the transistor 11 is about 50 to 100, P
NP) The current flowing through the emitter-base diode of transistor 51 is 50 to 100 times the current flowing through the emitter-base diode of transistor 52, and the collector voltage of transistor 11 is 10 times higher than the base voltage.
It becomes about 0mV lower. Therefore, the base voltage of transistor 12 is J)1
The voltage difference is about 00mV, so the transistor 12
is off, transistor 11 is on, and the flip
A flop circuit can be constructed. A flip-flop circuit that does not operate as a transistor using the above method (that is, transistors 51 and 52 are PNP) can also be used as a memory cell circuit, but if the voltage difference between the base voltages of transistors 11 and 12 is about 100 mV, stable circuit operation cannot be achieved. There's a problem. Next, PNP) transistor 51゜520 DC amplification factor hFB (PNP) is larger than 0, and it is normal PNP.
) The case where it operates as a transistor will be described.
オンとなっているトランジスタ１１のベース電流は、ト
ランジスタ５１のコレクタおよびトランジスタ５２のベ
ースから供給される。したがって先に説明した、ＰＮＰ
）、Ｆンジスタの直流増幅率ｈＦｌ（ＰＮＰ）が０の場
合よシ、トランジスタ５２のエミッタ・ベース間に流れ
る電流が少なくなりて、トランジスタ１１のベース電圧
は高くなシトランジスタ１１と１２のベース間の電圧差
はよシ大きくなって安定なフリップ・７四ツブ動作をす
ることになる。）’ｙｍ （ＰＮＰ） ＝ １ ／ ｈ
ｙｉｉ （ＮＰＮ）のときは、トランジスタ１１のベー
ス電流は全てトランジスタ５１のコレクタ電流によシ供
給されるようになシ、トランジスタ１１のコレクタ電圧
はベース電圧よシ０．４〜０．６ｖ程度低くなシ、トラ
ンジスタ１１と１２の両ベースの電位差は０．４〜０．
６ Ｖとれる。The base current of the transistor 11 that is on is supplied from the collector of the transistor 51 and the base of the transistor 52. Therefore, as explained earlier, PNP
), when the DC amplification factor hFl (PNP) of the F transistor is 0, the current flowing between the emitter and base of the transistor 52 decreases, and the base voltage of the transistor 11 becomes high. The voltage difference between the two becomes much larger, resulting in stable flip and four-way operation. )'ym (PNP) = 1/h
yii (NPN), all of the base current of the transistor 11 is supplied by the collector current of the transistor 51, and the collector voltage of the transistor 11 is about 0.4 to 0.6 V lower than the base voltage. However, the potential difference between the bases of transistors 11 and 12 is 0.4 to 0.
6 V can be obtained.
なお、能動状態でｈＦｌ （ＰＮＰ） ＞ １ ／ ｈ
Ｆｌ （ＮＰＮ）の場合には、トランジス。り１１およ
び５１が飽和してｈＦｌ（ＰＮＰ） ＝ １／ ｈＦｌ
（ＮＰＮ）なる点に動作点がおちつくことを注意してお
く。以上のように、負荷抵抗をトランジスタにおきかえ
た本発明の記憶セルは、よシ安定な動作をすることが理
解できるであろう。In addition, hFl (PNP) > 1/h in the active state
In the case of Fl (NPN), a transistor. 11 and 51 are saturated and hFl(PNP) = 1/hFl
Note that the operating point settles at the point where (NPN). As described above, it will be understood that the memory cell of the present invention in which the load resistor is replaced with a transistor operates in a highly stable manner.
第３図は、第２図の記憶セルの点線内の部分の一実施例
の半導体基板の断面図である。３００はＰ型基板であシ
、３０１はＮＷ埋込層、３０２はＮ型エピタキシャル層
である。３０３，３０４はＰｆｉ拡散領域、３０５，３
０６，３０７はＮ型拡散領域である。３１０〜３１４は
アルミ配線、３２０はシリコン酸化膜である。ＰＮＰ）
ランジスタ５１は領域３０４，３０２，３０３（それぞ
れ、コレクタ、ベース、エミッタ）で形成され、Ｎ Ｐ
Ｎ ） ラｙジスタ１１は領域３０２，３０３゜３０
５ｔたは３０６（それぞれコレクタ、ベース。FIG. 3 is a cross-sectional view of the semiconductor substrate of one embodiment of the portion within the dotted line of the memory cell in FIG. 300 is a P type substrate, 301 is an NW buried layer, and 302 is an N type epitaxial layer. 303, 304 are Pfi diffusion regions, 305, 3
06,307 is an N type diffusion region. 310 to 314 are aluminum wirings, and 320 is a silicon oxide film. PNP)
The transistor 51 is formed of regions 304, 302, and 303 (collector, base, and emitter, respectively), and has N P
N) Ray register 11 is area 302, 303°30
5t or 306 (collector, base respectively.
エミッタ）で形成されている。第２図の記憶セルＯ実施
例は、このような構造の２個のトランジスタの対をアル
ミ配線で相互結線して構成されている。emitter). The memory cell O embodiment shown in FIG. 2 is constructed by interconnecting a pair of two transistors having such a structure with aluminum wiring.
第２図の実施例かられかるように、記憶セル内部の電圧
、たとえばトランジスタ１１のベース電圧およびコレク
タ電圧線ＰＮ接合の順方向電圧によシ決定されておシ、
したがってセルに流れる電流を変えても大きな電圧の変
化はない。例えば、セルの電流を１００〜１０００倍変
化させても、トランジスタ１１のベースコレクタ間電圧
の変化は１００〜１５０ｍＶ程度である。したがって、
非選択時と選択時（読出・書込時）とでセル電流を１０
０〜１０００倍変化させても、セルは十分に２進０，１
の情報を保持していることができる。As can be seen from the embodiment of FIG. 2, the voltage inside the memory cell is determined by the base voltage of the transistor 11 and the forward voltage of the collector voltage line PN junction.
Therefore, even if the current flowing through the cell is changed, the voltage will not change significantly. For example, even if the cell current is changed by a factor of 100 to 1000, the change in the base-collector voltage of the transistor 11 is about 100 to 150 mV. therefore,
The cell current is 10% when not selected and when selected (read/write).
Even when changed by a factor of 0 to 1000, the cell remains fully binary 0,1.
information can be held.
前述したように、この特徴によシ、消費電力を減少させ
かつ高速動作を行なわせることが可能である。As mentioned above, this feature makes it possible to reduce power consumption and perform high-speed operation.
第４図は本発明による半導体記憶装置のプレイ構成の一
例を示すものである。なお、第４図の記憶プレイの構成
方法紘−実施例であり、本発明の記憶セルを用いてこの
他に多種の屋の記憶アレイを作シ得ることは言うまでも
ない。FIG. 4 shows an example of a play configuration of a semiconductor memory device according to the present invention. It should be noted that the method of configuring the memory array shown in FIG. 4 is an example, and it goes without saying that the memory cell of the present invention can be used to construct a wide variety of other memory arrays.
非選択状態においてはワード線１０５，１０６は全て低
レベル例えば−１６ＶＧＣある。この時には、セルのう
ち導通している側のトランジスタに流れる電流、たとえ
ばセル２０１のトランジスタ５１．１１を流れる電流は
、エミッタホロワトランジスタ３１から供給され電流源
１１０に流れ込む。この保持電流によシ、トランジスタ
１１のコレクタは例えば−２，４■になシ、トランジス
タ１１のベースは例えば−１，９ｖとなる。そのため対
となっているトランジスタ１２．５２は完全ニオフ状態
に保たれている。In the non-selected state, word lines 105 and 106 are all at a low level, for example -16VGC. At this time, the current flowing through the transistor on the conducting side of the cell, for example, the current flowing through the transistor 51.11 of the cell 201, is supplied from the emitter follower transistor 31 and flows into the current source 110. Due to this holding current, the collector of the transistor 11 becomes, for example, -2.4V, and the base of the transistor 11 becomes, for example, -1.9V. Therefore, the paired transistors 12 and 52 are maintained in a completely noff state.
読出しを行なうには、Ｖｘのうちの１つたとえばｖｘ□
を高レベルにしワード線１０５を高レベル例えば−０，
８ｖにする。ディジット線１０１〜１０４にはセルのＮ
ＰＮ）ランジスタ計よび読出・書込回路のトランジスタ
のエミッタが接続され一種のカレントスイッチを構成し
ておル、接続されているトランジスタのベース電圧の比
較の結果としてトランジスタ２３〜３０に電流が流れる
か流れないかが決定され読出しが行なわれる。例えば、
ワード線１０５が高レベル−〇、ＳＶになシ、トランジ
スタ５１．１１が導通している場合を考える。この時、
トランジスター１のベースは−１，０Ｖとなシ、トラン
ジスター２のベース電圧は−１，５Ｖとなる。一方、電
圧Ｖｒｅｆ７０は読出し時には−１，３５Ｖに、１、■
Ｗｏ７２．ＶＷ１７１は−１、７５Ｖにある。また、あ
るディジット線を選択するにはそのディジット線に接続
されたトランジスタのベース電圧Ｖ、を低レベルにする
。たとえば、ディジット線１０１．１０２を選択するに
は、電圧■１７３を低レベル−１，７５Ｖにし、その他
の電圧■、を高レベル−〇、 ９５ Ｖにすればよい。To read, one of the Vx, for example vx□
to high level and word line 105 to high level, for example -0,
Set it to 8v. Digit lines 101 to 104 have cell N
PN) The emitters of transistors in the transistor meter and the read/write circuit are connected to form a kind of current switch, and current flows through transistors 23 to 30 as a result of comparison of the base voltages of the connected transistors. It is determined whether there is no flow or not, and reading is performed. for example,
Consider the case where word line 105 is at high level -0, SV is not, and transistors 51.11 are conductive. At this time,
The base voltage of transistor 1 is -1.0V, and the base voltage of transistor 2 is -1.5V. On the other hand, the voltage Vref70 is -1,35V during reading, 1,
Wo72. VW171 is at -1,75V. Further, in order to select a certain digit line, the base voltage V of the transistor connected to that digit line is set to a low level. For example, to select digit lines 101 and 102, the voltage 173 should be set to a low level of -1,75V, and the other voltages 173 should be set to a high level of -0,95V.
以上のように各電圧が設定されるとディジット線１０１
の電圧は最も高いベース電圧のトランジスター１によシ
決定され、電流源１１２にはセル２０１のトランジスタ
ー１から電流が流れる。選択されたもう一方のディジッ
ト線１０２では接続されたトランジスタのうち最もベー
ス電圧が高いのはトランジスタ２４であシ、したがって
トランジスタ２４からのみ電流源１１３に流れる。この
時トランジスタ２４の負荷抵抗１２１に電流が流れて電
圧降下が生じ、セル１の情報が読出しされる。セル２０
１の情報が逆、すなわちトランジスタ５２．１２が導通
している時には、同様な読出し動作によシトランジスタ
２３が導通、２４が非導通となるので読出し電圧は抵抗
１２０の電圧降下として取出される。読出された電圧は
、更にセンス増幅器で増幅され工０外部に取出される。When each voltage is set as described above, the digit line 101
The voltage is determined by transistor 1 having the highest base voltage, and current flows from transistor 1 of cell 201 to current source 112. In the other selected digit line 102, the transistor 24 has the highest base voltage among the connected transistors, and therefore, current flows only from the transistor 24 to the current source 113. At this time, current flows through the load resistor 121 of the transistor 24, causing a voltage drop, and the information of the cell 1 is read out. cell 20
When the information of 1 is reversed, that is, when transistors 52 and 12 are conductive, a similar read operation causes transistor 23 to be conductive and transistor 24 to be non-conductive, so that the read voltage is taken out as a voltage drop across resistor 120. The read voltage is further amplified by a sense amplifier and taken out to the outside of the device.
この読出し動作中、ディジット線１０１． 、１０２に
接続されているその他のセル２０３のトランジスタ１５
．１６のベースは−１，９Ｖまたは−２，４Ｖにあシ、
読出しには全く無関係であシ、またその情報は電流源１
１１による保持電流によシ保たれているので、情報の破
壊は行なわれない。一方、非選択のディジット線１０３
，１０４の電位は、高レベル−〇、８ＶにあるＶ、１が
ベースに印加されているトランジスタ２５．２６によシ
決定され、電流源１１４，１１５への電流はトランジス
タ２５．２６よ電流れる。したがってトランジスタ２９
．３０の負荷抵抗１２２，１２３には電圧降下が生ぜず
、読出しは行なわれない。During this read operation, digit lines 101 . , 102, the transistor 15 of the other cell 203 connected to
．． The base of 16 is set to -1,9V or -2,4V,
It is completely unrelated to the readout, and the information is transmitted to the current source 1.
11, information is not destroyed. On the other hand, the unselected digit line 103
, 104 is determined by the transistor 25.26, which has V,1 applied to its base at a high level -0,8V, and the current to the current source 114,115 flows through the transistor 25.26. . Therefore transistor 29
．． No voltage drop occurs across the load resistors 122 and 123 of No. 30, and no reading is performed.
書込みの場合には、読出しの時と同様Ｖｘ、 Ｖ。For writing, Vx and V are the same as for reading.
により書込みを行なうべき１ビツトを選択する。1 bit to be written is selected.
たとえば、■工、が高レベル（＝ＯＶ）となシ、ワード
線１０５が高レベル−〇、８ｖになり、Ｖ、１７３が低
レベル−１，７５Ｖになったとする。書込みの場合には
電圧Ｖｒｅｆ７０は低レベル−１，７５Ｖとなる。For example, suppose that (i) the word line 105 is at a high level (=OV), the word line 105 is at a high level of -0,8V, and V,173 is at a low level of -1,75V. In the case of writing, the voltage Vref70 becomes a low level -1.75V.
一方Ｖｗｏ７２ 、 Ｖ、□７１は書込むべき情報にし
たがってどちらか一方が高レベル−〇、 ９５ Ｖ、も
う片方が低レベル−１，７５Ｖになる。例えば、セル２
０１のトランジスタ１１が導通しておシ、１２が非導通
の状態を考える。ｖＷｏが高レベル、■１□が低レベル
であれば、電流源１１２，１１３へはそれぞれトランジ
スタ１１．２２から電流が流れ込む。この状態は読出し
の状態と同じであシ、セル２０１の情報はそのまま保た
れる。セル２０１に逆情報を書込むにはＶｗｏを低レベ
ル−１，７５Ｖ、■Ｗ１を高レベル−〇、 ９５ Ｖに
すればよい。書込み前の状態ではトランジスタ１１０ベ
ース電圧は−１、ＩＶ、）ランジスタ１２のベース電圧
は−１，６■であるから、電流源１１２へはトランジス
タ２１から電流が流れる。したがってセル２０１のトラ
ンジスタ５１．１１には保持電流のみが流れるようにな
る。一方デイジツト線１０２に接続されたトランジスタ
２０，２２．２４のベース電圧は全て−１，７５Ｖであ
シトランジスタ１２のベースは−１，６Ｖであるから電
流源１１３へはトランジスタ１２よシミ流が流れ出す。On the other hand, one of Vwo72, V, and □71 becomes a high level -0,95V, and the other becomes a low level -1,75V, according to the information to be written. For example, cell 2
Consider a state in which transistor 11 of transistor 01 is conductive and transistor 12 is non-conductive. When vWo is at a high level and ■1□ is at a low level, current flows into the current sources 112 and 113 from the transistors 11 and 22, respectively. This state is the same as the read state, and the information in cell 201 is maintained as is. To write reverse information to the cell 201, Vwo should be set to a low level of -1.75V and ■W1 should be set to a high level of -0.95V. In the state before writing, the base voltage of the transistor 110 is -1, IV, and the base voltage of the transistor 12 is -1,6. Therefore, only the holding current flows through transistor 51.11 of cell 201. On the other hand, the base voltages of transistors 20, 22, and 24 connected to digit line 102 are all -1.75V, and the base of transistor 12 is -1.6V, so a stain current flows into current source 113 from transistor 12. .
トランジスタ１２が導通すると、トランジスタ５１のコ
レクタ電流はトランジスタ１２のコレクタ電流として流
れトランジスタ１１のベース電流は流れなくなる。この
ためには、ＰＮＰ トランジスタの直流増幅率をｈＦ、
ｌ！（Ｐ）、ＮＰＮ）ランジスタの直流増幅率をｈＦＩ
Ｂ（Ｎ）として、ｈＦｌ （Ｐ） ＞＞ １ ／ ｈＦ
ｌ （Ｎ）が通常成立するから（通常ｈＦｉｌ（Ｐ）
”” ’ ＋ ｈＦ肩（Ｎ）−５０）■Ｒ／ＩＨ＞ｈＦ
Ｂ（Ｐ）
が成立しなくてはならない。但し工、は電流源１１２〜
１１５の電流すなわち読出・書込み電流であり、■□は
電流源１１０，１１１の電流、すなわち保持電流である
。このように工Ｒ／工□を大きくとるのは、消費電力を
小さくシぶつ高速化する上で好ましいことである。When the transistor 12 becomes conductive, the collector current of the transistor 51 flows as the collector current of the transistor 12, and the base current of the transistor 11 no longer flows. For this purpose, the DC amplification factor of the PNP transistor must be hF,
l! (P), NPN) The DC amplification factor of the transistor is hFI
As B(N), hFl (P) >> 1/hF
l (N) usually holds true (usually hFil(P)
""' + hF shoulder (N) -50) ■R/IH>hF
B(P) must hold. However, the current source 112~
115, that is, the read/write current, and ■□ is the current of the current sources 110 and 111, that is, the holding current. It is preferable to increase the R/D in this way in order to reduce power consumption and significantly increase speed.
本発明の記憶装置は、読出しのさいの記憶セルの２重選
択にも情報が破壊されないという利点をもっている。す
なわち、！＠１図の記憶セルを第４図のアレイのセルと
して使用すると、ｖｘ□＊ ｖＸ２が同時に高レベルに
なった時には、セルの情報が破壊される。しかし、本発
明のセルでは、セル各部の電圧はセルに流れる電流には
ほとんど無関係に決まるので■工□＋ ＶＸ２ が同時
に選択されても情報の破壊は行なわれない。このことも
、本発明の記憶セルの動作を非常に安定なものとしてい
る。The storage device of the invention has the advantage that information is not destroyed even with double selection of storage cells during reading. In other words! If the storage cell of Figure @1 is used as a cell of the array of Figure 4, the information in the cell will be destroyed when vx□*vX2 go high at the same time. However, in the cell of the present invention, since the voltages at each part of the cell are determined almost independently of the current flowing through the cell, information is not destroyed even if 2+VX2 are selected at the same time. This also makes the operation of the memory cell of the present invention very stable.
第５図鉱更に高速な動作をするように改良した実施例で
ある。６１．６２はシ冒ットキーダイオードであシ、そ
れぞれトランジスタ１１．５１および１２．５２の飽和
を防ぎ、高速動作が可能となる。この実施例では、２進
情報０，１の電圧差は、シ目ットキーダイオードの順方
向電圧で決定される。Figure 5 shows an improved embodiment for faster operation. Reference numerals 61 and 62 are Schottky diodes, which prevent saturation of transistors 11, 51 and 12, 52, respectively, and enable high-speed operation. In this embodiment, the voltage difference between the binary information 0 and 1 is determined by the forward voltage of the cut-key diode.
第６図り本発明のもう１つの実施例であシ、第２図の実
施例に更に抵抗６３が付加され、動作の安定化が計られ
ている。前述し尼ように、本発明の記憶セルの内部の電
圧はセルに流れる電流にはあまシ依らないので、抵抗６
３の値は大きくばらついてもかまわぬので、抵抗として
エピタキシャル層を使用でき、小型に作シ得る。Figure 6 is another embodiment of the present invention, in which a resistor 63 is further added to the embodiment of Figure 2 to stabilize the operation. As mentioned above, the internal voltage of the memory cell of the present invention does not depend on the current flowing through the cell, so the resistor 6
Since the value of 3 can vary widely, an epitaxial layer can be used as the resistor, and the resistor can be made small.
なお、以上では、ダブルエミッタトランジスタをＮＰＮ
型、シングルエミッタトランジスタをＰＮＰ型として説
明してきたが、本発明のセルはダブルエミッタＰＮＰと
シングルエミッタＮＰＮのトランジスタでも同様に構成
できることは言うまでもない。In addition, in the above, the double emitter transistor is NPN
Although the cell of the present invention has been described assuming a PNP type and a single emitter transistor, it goes without saying that the cell of the present invention can be similarly constructed with double emitter PNP and single emitter NPN transistors.
第１図は従来から広く使用されている記憶セルの回路図
、第２図は本発明の記憶セルの一実施例の回路図、第３
図は第２図の記憶セルを集積化した一実施例の断面図、
第４図は本発明の記憶セルを用いた記憶セルアレイの一
実施例の回路図、第５図は本発明の記憶セルのもう１つ
の実施例の回路図、第６図は本発明の記憶セルの更にも
う１つの実施例の回路図である。
１１．１２はＮＰＮ）ランジスタ、５１．５２はＰＮＰ
）ランジスタである。
第１図
第Ｚ図
尾、、３図
第４スFIG. 1 is a circuit diagram of a conventionally widely used memory cell, FIG. 2 is a circuit diagram of an embodiment of the memory cell of the present invention, and FIG.
The figure is a cross-sectional view of an embodiment in which the memory cells of FIG. 2 are integrated;
FIG. 4 is a circuit diagram of one embodiment of a memory cell array using the memory cell of the present invention, FIG. 5 is a circuit diagram of another embodiment of the memory cell of the present invention, and FIG. 6 is a circuit diagram of a memory cell array of the present invention. FIG. 3 is a circuit diagram of yet another embodiment of the present invention. 11.12 is NPN) transistor, 51.52 is PNP
) is a transistor. Figure 1 Figure Z tail, Figure 3 Figure 4 S
Claims (1)
前記第１の導電型とは異なる第２の導電型を有し、それ
ぞれ少くとも２つのエミッタをもつ第３および第４のト
ランジスタとを備え、前記第１のトランジスタのベース
およびコレクタを前記第３のトランジスタのコレクタお
よびベースにそれぞれ接続し、前記第２のトランジスタ
のベースおよびコレクタを前記第４のトランジスタのコ
レクタおよびベースにそれぞれ接続し、前記第３のトラ
ンジスタのベースおよびコレクタを前記第４のトランジ
スタのコレクタおよびベースにそれぞれ接続した半導体
記憶セルを複数個マトリックス状に配列し、前記半導体
記憶セルの前記第１および第２のトランジスタのエミ、
りをワード線に接続し、前記第３および第４のトランジ
スタの第１のエミッタをディジット線に接続し、該ディ
ジット線を第１の電流源に接続し、前記第３および第４
のトランジスタの第２のエミ、りを第２の電流源に接続
し、かつ、前記ディジット線対応に第２の導電型の第５
のトランジスタを備え、該第５のトランジスタのエミッ
タを前記ディジット線に接続し、ベースを基準電圧源に
接続し、前記半導体記憶セルの選択時には、該半導体記
憶セルから前記第１の電流源に選択電流を流し、前記半
導体記憶セルの非選択時には、該単導体記憶セルから前
記第２の電流源に保持電流を流すようにし、さらに、前
記第５のトランジスタのコレクタかう読出し出力を得る
ようにしたととを特徴とする半導体記憶装置。 ２、前記第２の電流源を複数個の半導体記憶セルに共通
に設けたことを特徴とする特許請求範囲第１項記載の半
導体記憶装置。[Claims] 1. first and second transistors of a first conductivity type;
third and fourth transistors having a second conductivity type different from the first conductivity type and each having at least two emitters, the base and collector of the first transistor being connected to the third transistor; The base and collector of the second transistor are connected to the collector and base of the fourth transistor, respectively, and the base and collector of the third transistor are connected to the collector and base of the fourth transistor, respectively. A plurality of semiconductor memory cells each connected to a collector and a base thereof are arranged in a matrix, and emitters of the first and second transistors of the semiconductor memory cells are connected to each other.
the first emitters of the third and fourth transistors are connected to a word line, the first emitters of the third and fourth transistors are connected to a digit line, the digit line is connected to a first current source;
A fifth transistor of a second conductivity type is connected to a second current source, and a fifth transistor of a second conductivity type is connected to a second current source.
a transistor, the emitter of the fifth transistor is connected to the digit line, the base is connected to a reference voltage source, and when the semiconductor memory cell is selected, the first current source is selected from the semiconductor memory cell. When the semiconductor memory cell is not selected, a holding current is caused to flow from the single-conductor memory cell to the second current source, and the collector of the fifth transistor obtains a readout output. A semiconductor memory device characterized by and. 2. The semiconductor memory device according to claim 1, wherein the second current source is provided in common to a plurality of semiconductor memory cells.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011941A JPS6079772A (en) | 1984-01-27 | 1984-01-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011941A JPS6079772A (en) | 1984-01-27 | 1984-01-27 | Semiconductor memory device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58001169A Division JPS58150189A (en) | 1983-01-10 | 1983-01-10 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079772A true JPS6079772A (en) | 1985-05-07 |
Family
ID=11791669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011941A Pending JPS6079772A (en) | 1984-01-27 | 1984-01-27 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079772A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213726A (en) * | 1987-10-14 | 1993-05-25 | Matrix Technologies, Inc. | Molding and gauging method |
| US5244372A (en) * | 1987-10-14 | 1993-09-14 | Matrix Technologies, Inc. | Molding and gauging system |
| US5333488A (en) * | 1990-04-09 | 1994-08-02 | Matrix Technologies, Inc. | Gauging system with improved setup and operating method |
-
1984
- 1984-01-27 JP JP59011941A patent/JPS6079772A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213726A (en) * | 1987-10-14 | 1993-05-25 | Matrix Technologies, Inc. | Molding and gauging method |
| US5244372A (en) * | 1987-10-14 | 1993-09-14 | Matrix Technologies, Inc. | Molding and gauging system |
| US5333488A (en) * | 1990-04-09 | 1994-08-02 | Matrix Technologies, Inc. | Gauging system with improved setup and operating method |
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