JP3107615B2 - Semiconductor storage device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に電流溶断型フューズ素子の溶断の有無によって
プログラムが可能なメモリセルのアレイを有する記憶装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and, more particularly, to a memory device having an array of memory cells which can be programmed depending on whether or not a current-fusing type fuse element is blown.
【0002】[0002]
【従来の技術】半導体記憶装置には、同一の半導体チッ
プ上に正規のメモリセル(正規セル)とは別に予備のメ
モリセル(予備セル)を設けておき、正規セルのうちの
不良分に代えて予備セルを使用することにより不良チッ
プを救済し得る冗長回路が採用されることが多い。2. Description of the Related Art In a semiconductor memory device, a spare memory cell (spare cell) is provided separately from a regular memory cell (regular cell) on the same semiconductor chip, and a spare memory cell is replaced with a defective portion of the regular cell. In many cases, a redundant circuit capable of relieving a defective chip by using a spare cell is employed.
【0003】このような冗長回路は様々なものがある
が、本願発明者らは、生産性に優れ、占有面積の増大が
少なくて済む冗長回路を有する半導体メモリ装置を提案
した(" A 16Mb Mask ROM with Programmable Redundan
cy " by Y.Naruke et al.ISSCCDIGEST OF TECHNICAL PA
PERS 1989pp.128-129、特願昭63−204802号)。Although there are various types of such redundant circuits, the present inventors have proposed a semiconductor memory device having a redundant circuit which is excellent in productivity and requires little increase in occupied area ("A16Mb Mask"). ROM with Programmable Redundan
cy "by Y.Naruke et al.ISSCCDIGEST OF TECHNICAL PA
PERS 1989 pp. 128-129, Japanese Patent Application No. 63-204802).
【0004】この半導体メモリ装置の冗長回路は、図4
に示すような予備セル40のアレイを有する。この予備
セル40は、直列接続された読み出し用のNチャネルM
OSトランジスタ41およびフューズ素子溶断用のNチ
ャネルMOSトランジスタ42と、上記両トランジスタ
の直列接続ノードに一端側が接続された例えば多結晶シ
リコンで形成された電流溶断型のフューズ素子43とを
備えている。44は上記セルアレイのフューズ素子溶断
用トランジスタ43の一端側に共通に接続された共通ソ
ース線であり、45はこの共通ソース線44に接続され
たソース電位印加用パッドである。このソース電位印加
用パッド45には常に接地電位Vssが与えられる。46
は上記セルアレイの同一列の予備セル40の読み出し用
トランジスタ41の一端側に共通に接続された読み出し
データ線である。47は上記セルアレイの同一行の予備
セル40のフューズ素子43の他端側に共通に接続され
た書込みデータ線である。48は上記セルアレイの同一
行の予備セル40の読み出し用トランジスタ41のゲー
トに共通に接続された読み出しワード線である。49は
上記セルアレイの同一列の予備セル40のフューズ素子
溶断用トランジスタ42のゲートに共通に接続された書
込みワード線である。50はチップ外部から溶断電力を
印加するために設けられ、上記書込みデータ線47の各
一端に接続された溶断電力印加用パッドである。51は
上記書込みデータ線47と接地電位Vssとの間に接続さ
れ、書込み信号(/PGM)によりスイッチ制御される
スイッチ素子であり、ゲートに書込み信号(/PGM)
が印加される例えばNチャネルMOSトランジスタから
なる。FIG. 4 shows a redundant circuit of this semiconductor memory device.
Has an array of spare cells 40 as shown in FIG. The spare cell 40 includes an N channel M for reading connected in series.
An OS transistor 41 and an N-channel MOS transistor 42 for blowing a fuse element are provided, and a current blowing type fuse element 43 made of, for example, polycrystalline silicon having one end connected to a series connection node of the two transistors. Reference numeral 44 denotes a common source line commonly connected to one end of the fuse element blowing transistor 43 of the cell array, and reference numeral 45 denotes a source potential application pad connected to the common source line 44. The source potential application pad 45 is always supplied with the ground potential Vss. 46
Is a read data line commonly connected to one end of the read transistor 41 of the spare cell 40 in the same column of the cell array. A write data line 47 is commonly connected to the other end of the fuse element 43 of the spare cell 40 in the same row of the cell array. Reference numeral 48 denotes a read word line commonly connected to the gates of the read transistors 41 of the spare cells 40 in the same row of the cell array. Reference numeral 49 denotes a write word line commonly connected to the gates of the fuse element blowing transistors 42 of the spare cells 40 in the same column of the cell array. Reference numeral 50 denotes a fusing power application pad provided for applying fusing power from outside the chip and connected to each end of the write data line 47. A switch element 51 is connected between the write data line 47 and the ground potential Vss and is switch-controlled by a write signal (/ PGM).
Is applied, for example, an N-channel MOS transistor.
【0005】図5は、前記フューズ素子溶断用トランジ
スタ42のドレイン電圧(VD )対ドレイン電流(ID
)特性の一例を示している。ゲート電圧(VG )とし
て電源電圧Vcc(5V程度)が印加された状態では、7
V程度のドレイン電圧(VD )でセカンダリー・ブレー
クダウンが生じ、数十mAの大電流を流すことが可能に
なる。なお、ゲート電圧(VG )が接地電位Vss(0
V)の時のドレイン耐圧は15V程度になっている。FIG. 5 shows a relationship between the drain voltage (VD) of the fuse element blowing transistor 42 and the drain current (ID).
3) shows an example of the characteristics. When the power supply voltage Vcc (about 5 V) is applied as the gate voltage (VG), 7
Secondary breakdown occurs at a drain voltage (VD) of about V, and a large current of several tens mA can flow. Note that the gate voltage (VG) is equal to the ground potential Vss (0
The drain withstand voltage at the time of V) is about 15 V.
【0006】図4のセルアレイに対する書込みは、各読
み出しワード線48に接地電位Vssを与えて各読み出し
用トランジスタ41をオフ状態にし、書込み信号(/P
GM)を“L”レベルにして前記スイッチ用トランジス
タ51をオフ状態にする。そして、選択すべき予備セル
(選択セル)を含む行(選択行)の書込みデータ線47
に溶断電力印加用パッド50から溶断電圧を印加した状
態で、選択セルを含む列(選択列)の書込みワード線4
9に電源電圧Vccを印加する。この溶断電圧は、前記フ
ューズ素子溶断用トランジスタ42のドレイン耐圧より
も低く、セカンダリー・ブレークダウンが生じる電圧よ
り高い電圧(例えば10V)である。これにより、選択
セルにおいては、フューズ素子溶断用トランジスタ42
がセカンダリー・ブレークダウン状態になり、溶断電力
印加用パッド50→書込みデータ線47→フューズ素子
43→フューズ素子溶断用トランジスタ42→共通ソー
ス線44→ソース電位印加用パッド45→接地電位Vss
の経路で大電流が流れる。これにより、フューズ素子4
3が溶断され、データの書込み(プログラム)が行われ
たことになる。In writing to the cell array shown in FIG. 4, a ground potential Vss is applied to each read word line 48 to turn off each read transistor 41, and a write signal (/ P
GM) to “L” level to turn off the switching transistor 51. Then, the write data line 47 of the row (selected row) including the spare cell to be selected (selected cell)
In the state where the fusing voltage is applied from the fusing power applying pad 50 to the write word line 4 of the column (selected column) including the selected cell.
9, a power supply voltage Vcc is applied. This fusing voltage is lower than the drain withstand voltage of the fuse element fusing transistor 42 and higher than the voltage at which secondary breakdown occurs (for example, 10 V). As a result, in the selected cell, the fuse element blowing transistor 42
Is in the secondary breakdown state, and the fusing power application pad 50 → write data line 47 → fuse element 43 → fuse element fusing transistor 42 → common source line 44 → source potential application pad 45 → ground potential Vss
Large current flows through the path. Thereby, the fuse element 4
3 has been melted, and data writing (programming) has been performed.
【0007】なお、非選択行の書込みデータ線47およ
び非選択列の書込みワード線49にはそれぞれ接地電位
Vssを与えておくことにより、非選択セルのフューズ素
子溶断用トランジスタ42がオン状態になることはな
い。By applying the ground potential Vss to the write data line 47 in the unselected row and the write word line 49 in the unselected column, the fuse element blowing transistor 42 of the unselected cell is turned on. Never.
【0008】一方、図4のセルアレイに対する読み出し
は、溶断電力印加用パッド50には溶断電圧を与えない
で、書込み信号(/PGM)を“H”レベルにして前記
スイッチ用トランジスタ51をオン状態にする。また、
各書込みワード線49に接地電位Vssを与えて各フュー
ズ素子溶断用トランジスタ42をオフ状態にする。この
状態で、選択行の読み出しワード線48に電源電圧Vcc
を印加する。これにより、選択行の各セルにおいては、
読み出し用トランジスタ41がオン状態になり、フュー
ズ素子43が溶断されている場合には、読み出し用トラ
ンジスタ41と書込みデータ線47とが非接続状態であ
るので、読み出しデータ線46は読み出し動作前の
“H”レベル状態のままである。これに対して、フュー
ズ素子43が溶断されていない場合には、読み出しデー
タ線46は読み出し用トランジスタ41→フューズ素子
43→書込みデータ線47→スイッチ用トランジスタ5
1→接地電位Vssの経路で接地されて“L”レベルにな
る。なお、非選択行の読み出しワード線48には接地電
位Vssを与えておくことにより、非選択行のセルの読み
出し用トランジスタ41をオフ状態にする。On the other hand, in reading from the cell array shown in FIG. 4, without applying a fusing voltage to the fusing power application pad 50, the write signal (/ PGM) is set to "H" level to turn on the switching transistor 51. I do. Also,
The ground potential Vss is applied to each write word line 49 to turn off each fuse element blowing transistor 42. In this state, the power supply voltage Vcc is applied to the read word line 48 of the selected row.
Is applied. As a result, in each cell of the selected row,
When the read transistor 41 is turned on and the fuse element 43 is blown, the read transistor 41 and the write data line 47 are not connected. The state remains at the H level. On the other hand, when the fuse element 43 is not blown, the read data line 46 is connected to the read transistor 41 → the fuse element 43 → the write data line 47 → the switch transistor 5
1 → grounded through a path of ground potential Vss to be at “L” level. By applying the ground potential Vss to the read word line 48 of the non-selected row, the read transistor 41 of the cell of the non-selected row is turned off.
【0009】ところで、上記したようにフューズ素子溶
断用トランジスタ42のスナップバック動作を利用して
フューズ素子43を溶断する際に、数十mAの大電流を
流すためには、溶断電力印加用パッド50に溶断電力供
給源の接触子(例えばテスターのプローブカードの針な
ど)を接触させて直接に溶断電圧を印加する必要があ
る。換言すれば、1行の予備セルに対して1個の溶断電
力印加用パッド50が必要とされた。When the fuse element 43 is blown by using the snapback operation of the fuse element blowing transistor 42 as described above, a large power of several tens mA is required to blow the fuse power application pad 50. It is necessary to apply a fusing voltage directly by bringing a contact (for example, a needle of a probe card of a tester or the like) of a fusing power supply into contact with the fusing power supply. In other words, one fusing power application pad 50 was required for one row of spare cells.
【0010】上記したようなトランジスタのスナップバ
ック動作を利用してフューズ素子を溶断するメモリセル
のアレイとして実用化されたものは、行数が8であり、
必要とする溶断電力印加用パッドは8個であった。仮
に、上記セルアレイの行数を倍にしようとすると、つま
り、16行のセルアレイを実現しようとすると、必要と
する溶断電力印加用パッドは16個になる。[0010] An array of memory cells practically used as a memory cell array for blowing a fuse element by utilizing the snapback operation of a transistor as described above has eight rows,
The number of required fusing power application pads was eight. If the number of rows of the cell array is to be doubled, that is, if a cell array of 16 rows is to be realized, the required fusing power application pads will be sixteen.
【0011】しかし、一般にパッドの占有面積は大きい
ので、上記したように1個のソース電位印加用パッド4
5と16個の溶断電力印加用パッド50との合計で17
個も必要になると、チップサイズがかなり増大し、ま
た、テスターの接触子群を16個の溶断電力印加用パッ
ド50の全てに正確に接触させることは非常に困難であ
り、溶断電力供給源の接触子と溶断電力印加用パッド5
0との接触抵抗が大きくなりがちであり、プログラム上
のトラブルが発生するおそれがある。However, since the area occupied by the pad is generally large, as described above, one pad 4 for applying the source potential is used.
The total of 5 and 16 fusing power application pads 50 is 17
If more chips are required, the chip size is considerably increased, and it is very difficult to accurately bring the contact groups of the tester into contact with all 16 of the fusing power application pads 50. Contact and pad 5 for applying fusing power
The contact resistance with 0 tends to increase, and there is a possibility that a program trouble may occur.
【0012】[0012]
【発明が解決しようとする課題】上記したようにトラン
ジスタのスナップバック動作を利用してフューズ素子を
溶断するメモリセルのアレイを有する従来の半導体記憶
装置は、アレイの各行毎に溶断電力印加用パッドを設け
る必要があり、アレイの行数を増加させようとすると、
溶断電力印加用パッドを行数の増加分と同数だけ増加さ
せる必要が生じ、チップサイズの増大分が大きくなり、
溶断電力供給源の接触子とパッドとの接触抵抗の増大を
きたし、プログラム上のトラブルが発生するおそれがあ
るという問題があった。As described above, a conventional semiconductor memory device having an array of memory cells for blowing a fuse element by using a snapback operation of a transistor is provided with a fusing power application pad for each row of the array. And if you try to increase the number of rows in the array,
It is necessary to increase the number of the fusing power application pads by the same number as the number of rows, which increases the chip size,
There is a problem that the contact resistance between the contact of the fusing power supply source and the pad is increased, and there is a possibility that a program trouble may occur.
【0013】本発明は上記の問題点を解決すべくなされ
たもので、トランジスタのスナップバック動作を利用し
てフューズ素子を溶断するメモリセルのアレイの行数を
増加させる場合に、書込みデータ線および溶断電力印加
用パッドの増加数が行数の増加分よりも少なくて済み、
チップサイズの増大分を抑制し、溶断電力供給源の接触
子とパッドとの接触抵抗の増大を抑制し、プログラム上
のトラブルの発生を防止し得る半導体記憶装置を提供す
ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. In order to increase the number of rows of an array of memory cells for fusing a fuse element by using a snapback operation of a transistor, a write data line and a write data line are required. The increase in the number of fusing power application pads is smaller than the increase in the number of rows,
An object of the present invention is to provide a semiconductor memory device capable of suppressing an increase in chip size, suppressing an increase in contact resistance between a contact of a fusing power supply source and a pad, and preventing occurrence of a trouble in a program.
【0014】[0014]
【課題を解決するための手段】本発明の半導体記憶装置
は、直列接続された読み出し用トランジスタおよびフュ
ーズ素子溶断用トランジスタならびに上記両トランジス
タの直列接続ノードに一端側が接続された電流溶断型の
フューズ素子を備え、上記フューズ素子溶断用トランジ
スタのスナップバック動作を利用して上記フューズ素子
を溶断するメモリセル群のアレイと、このメモリセルア
レイの同一行のメモリセルの読み出し用トランジスタの
制御電極に共通に接続された読み出しワード線と、上記
メモリセルアレイの同一列のメモリセルの読み出し用ト
ランジスタの一端側に共通に接続された読み出しデータ
線と、上記メモリセルアレイの同一列のメモリセルのフ
ューズ素子溶断用トランジスタの制御電極に共通に接続
された書込みワード線と、上記メモリセルアレイの同一
行のメモリセルのフューズ素子の他端側に共通に接続さ
れると共に複数行毎に共通に形成された書込みデータ線
と、上記複数行の各行毎に独立に設けられ、前記フュー
ズ素子溶断用トランジスタの一端側に接続された制御信
号線と、前記書込みデータ線の一端に接続された溶断電
力印加用パッドとを具備することを特徴とする。According to the present invention, there is provided a semiconductor memory device comprising: a read transistor and a fuse element blowing transistor connected in series; and a current blowing type fuse element having one end connected to a series connection node of the two transistors. And a common connection to an array of memory cells that blows the fuse element by using the snapback operation of the fuse element blowing transistor and a control electrode of a read transistor of a memory cell in the same row of the memory cell array. The read word line, the read data line commonly connected to one end of the read transistor of the memory cell in the same column of the memory cell array, and the fuse element blowing transistor of the memory cell in the same column of the memory cell array. Write word commonly connected to control electrodes Line, a write data line commonly connected to the other end of the fuse element of the memory cell in the same row of the memory cell array and commonly formed for each of a plurality of rows, and independently provided for each of the plurality of rows. And a control signal line connected to one end of the fuse element fusing transistor, and a fusing power application pad connected to one end of the write data line.
【0015】[0015]
【作用】セルアレイの複数行で1本の書込みデータ線お
よび1個の溶断電力印加用パッドを共用しているが、フ
ューズ素子溶断用トランジスタの一端側に接続された制
御信号線は上記書込みデータ線を共用する複数行の各行
毎に独立に設けられているので、各行の制御信号線の電
位を独立に制御することにより各行の選択セル毎に書込
むことが可能になる。これにより、セルアレイの行数を
増加させる場合に、書込みデータ線および溶断電力印加
用パッドの増加数が行数の増加分よりも少なくて済み、
セルサイズを縮小化し、チップサイズの増大分を抑制
し、溶断電力供給源の接触子とパッドとの接触抵抗の増
大を抑制し、プログラム上のトラブルの発生を防止する
ことが可能になる。One write data line and one blow power application pad are shared by a plurality of rows of the cell array, but the control signal line connected to one end of the fuse element blow transistor is the write data line. Is independently provided for each of a plurality of rows that share the same, so that it is possible to write data for each selected cell of each row by independently controlling the potential of the control signal line of each row. Thereby, when increasing the number of rows of the cell array, the number of write data lines and the number of pads for fusing power application need to be smaller than the increase in the number of rows.
It is possible to reduce the cell size, suppress an increase in the chip size, suppress an increase in contact resistance between the contact of the fusing power supply and the pad, and prevent a program trouble.
【0016】なお、隣り合う2行で1本の書込みデータ
線および1個の溶断電力印加用パッドを設ける場合に
は、書込みデータ線および溶断電力印加用パッドの増加
数が行数の増加分の半分で済む。When one write data line and one fusing power application pad are provided in two adjacent rows, the number of write data lines and fusing power application pads is increased by the increased number of rows. Only half.
【0017】[0017]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の一実施例に係るマスクR
OMの冗長回路に用いられているセルアレイを示してお
り、その一部を図2に示している。図1、図2のセルア
レイは、図4に示したセルアレイと比べて、次の点
(a)、(b)が異なり、その他は同じであるので図4
中と同一符号を付している。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows a mask R according to an embodiment of the present invention.
FIG. 2 shows a cell array used in an OM redundant circuit, a part of which is shown in FIG. 1 and 2 are different from the cell array shown in FIG. 4 in the following points (a) and (b) and are otherwise the same.
The same reference numerals as in the figure are used.
【0018】即ち、(a)書込みデータ線47がセルア
レイの隣り合う2行毎に共通に形成され、この2行で1
本の書込みデータ線47および1個の溶断電力印加用パ
ッド50を共用している。(b)フューズ素子溶断用ト
ランジスタ42の一端側に接続された制御信号線10
が、上記書込みデータ線47を共用する2行の各行毎に
独立に設けられ、かつ、セルアレイの隣り合う2行毎に
共通に形成されている。この制御信号線10および書込
みデータ線47は例えば一層の金属配線(例えばアルミ
ニウムなど)により互いに平行に形成されている。そし
て、奇数行の制御信号線10群はセルアレイの行方向一
端側へ引き出されて共通接続され、全体として櫛形に配
置されている。同様に、偶数行の制御信号線10群はセ
ルアレイの行方向他端側へ引き出されて共通に接続され
ており、全体として櫛形に配置されている。そして、奇
数行の制御信号線10群はセルアレイの行方向一端側で
第1の制御信号印加用パッド11に共通に接続され、偶
数行の制御信号線10群はセルアレイの行方向他端側で
第2の制御信号印加用パッド12に共通に接続されてい
る。That is, (a) the write data line 47 is commonly formed for every two adjacent rows of the cell array.
One write data line 47 and one fusing power application pad 50 are shared. (B) Control signal line 10 connected to one end of fuse element blowing transistor 42
Are independently provided for each of the two rows sharing the write data line 47, and are formed in common for every two adjacent rows of the cell array. The control signal line 10 and the write data line 47 are formed in parallel with each other by, for example, one layer of metal wiring (for example, aluminum). The odd-numbered control signal lines 10 are drawn to one end in the row direction of the cell array and commonly connected, and are arranged in a comb shape as a whole. Similarly, the control signal lines 10 in the even-numbered rows are drawn out to the other end in the row direction of the cell array and are commonly connected, and are arranged in a comb shape as a whole. The control signal lines 10 in the odd rows are connected in common to the first control signal application pad 11 at one end in the row direction of the cell array, and the control signal lines 10 in the even rows are connected at the other end in the row direction of the cell array. The second control signal application pad 12 is commonly connected.
【0019】上記セルアレイに対する書込みは、各読み
出しワード線46に接地電位Vssを与えて各読み出し用
トランジスタ41をオフ状態にし、書込み信号(/PG
M)を“L”レベルにしてスイッチ用トランジスタ51
をオフ状態にする。また、選択すべき予備セル(選択セ
ル)を含む行(選択行)に接続されている第1の制御信
号印加用パッド11に接地電位Vssを与え、第2の制御
信号印加用パッド12に電源電圧Vcc(例えば5V)を
与える。そして、上記選択行に接続されている書込みデ
ータ線47に溶断電力印加用パッド50から溶断電圧
(例えば10V)を印加した状態で、選択セルを含む列
(選択列)の書込みワード線49に電源電圧Vccを印加
する。これにより、選択セルにおいては、フューズ素子
溶断用トランジスタ42が前述したようなスナップバッ
ク動作をし、溶断電力印加用パッド50→書込みデータ
線47→フューズ素子43→フューズ素子溶断用トラン
ジスタ42→制御信号線10→第1の制御信号印加用パ
ッド11→接地電位Vssの経路で大電流が流れ、フュー
ズ素子43が溶断される。この時、上記選択行と書込み
データ線47を共用している隣りの行の制御信号線10
には第2の制御信号印加用パッド12から電源電圧Vcc
が与えられているので、この隣りの行における上記選択
セルと同一列の非選択セルにおいては、フューズ素子溶
断用トランジスタ42はオフ状態であり、フューズ素子
43は溶断されない。When writing to the cell array, the ground potential Vss is applied to each read word line 46 to turn off each read transistor 41, and the write signal (/ PG
M) to “L” level to set the switching transistor 51
To the off state. Further, the ground potential Vss is applied to the first control signal applying pad 11 connected to the row (selected row) containing the spare cell to be selected (selected cell), and the power supply is applied to the second control signal applying pad 12. A voltage Vcc (for example, 5 V) is applied. Then, while a fusing voltage (for example, 10 V) is applied from the fusing power application pad 50 to the write data line 47 connected to the selected row, power is supplied to the write word line 49 of the column (selected column) including the selected cell. Apply voltage Vcc. As a result, in the selected cell, the fuse element blowing transistor 42 performs the snapback operation as described above, and the blowing power application pad 50 → the write data line 47 → the fuse element 43 → the fuse element blowing transistor 42 → the control signal. A large current flows through the path from the line 10 → the first control signal applying pad 11 → the ground potential Vss, and the fuse element 43 is blown. At this time, the control signal line 10 of the adjacent row sharing the write data line 47 with the selected row is used.
From the second control signal applying pad 12 to the power supply voltage Vcc.
, The fuse element blowing transistor 42 is off in the non-selected cell in the same column as the selected cell in the adjacent row, and the fuse element 43 is not blown.
【0020】なお、選択行に接続されていない書込みデ
ータ線47および非選択列の書込みワード線49にはそ
れぞれ接地電位Vssを与えておくことにより、非選択セ
ルのフューズ素子溶断用トランジスタ42がオン状態に
なることはない。By applying the ground potential Vss to each of the write data line 47 not connected to the selected row and the write word line 49 of the non-selected column, the fuse element blowing transistor 42 of the non-selected cell is turned on. There is no state.
【0021】一方、上記セルアレイに対する読み出し
は、溶断電力印加用パッド50には溶断電圧を与えない
で、書込み信号(/PGM)を“H”レベルにして前記
スイッチ用トランジスタ51をオン状態にする。また、
各制御信号印加用パッド11および12に接地電位Vss
を与え、各書込みワード線49に接地電位Vssを与えて
各フューズ素子溶断用トランジスタ42をオフ状態にす
る。この状態で、選択行の読み出しワード線48に電源
電圧Vccを印加する。これにより、選択行の各セルにお
いては、読み出し用トランジスタ41がオン状態にな
り、フューズ素子43が溶断されている場合には、読み
出し用トランジスタ41と書込みデータ線47とが非接
続状態であるので、読み出しデータ線46は読み出し動
作前の“H”レベル状態のままである。これに対して、
フューズ素子43が溶断されていない場合には、読み出
しデータ線46は読み出し用トランジスタ41→フュー
ズ素子43→書込みデータ線47→スイッチ用トランジ
スタ51→接地電位Vssの経路で接地されて“L”レベ
ルになる。なお、非選択行の読み出しワード線48には
接地電位Vssを与えておくことにより、非選択行のセル
の読み出し用トランジスタ41をオフ状態にする。On the other hand, in reading from the cell array, the fusing voltage is not applied to the fusing power application pad 50, and the write signal (/ PGM) is set to "H" level to turn on the switching transistor 51. Also,
The ground potential Vss is applied to each of the control signal applying pads 11 and 12.
And the ground potential Vss is applied to each write word line 49 to turn off each fuse element blowing transistor 42. In this state, the power supply voltage Vcc is applied to the read word line 48 of the selected row. As a result, in each cell of the selected row, the read transistor 41 is turned on, and when the fuse element 43 is blown, the read transistor 41 and the write data line 47 are disconnected. , Read data line 46 remains at the “H” level before the read operation. On the contrary,
When the fuse element 43 is not blown, the read data line 46 is grounded to the “L” level through the path of the read transistor 41 → the fuse element 43 → the write data line 47 → the switch transistor 51 → the ground potential Vss. Become. By applying the ground potential Vss to the read word line 48 of the non-selected row, the read transistor 41 of the cell of the non-selected row is turned off.
【0022】即ち、上記実施例の回路によれば、セルア
レイの隣り合う2行で1本の書込みデータ線47および
1個の溶断電力印加用パッド50を共用し、上記書込み
データ線47を共用する各行毎に独立に制御信号線10
が設けられているので、各行の制御信号線10の電位を
独立に制御することにより各行の選択セル毎に書込むこ
とが可能になる。That is, according to the circuit of the above embodiment, one write data line 47 and one fusing power application pad 50 are shared by two adjacent rows of the cell array, and the write data line 47 is shared. Independently of control signal line 10 for each row
Is provided, it is possible to write data for each selected cell in each row by independently controlling the potential of the control signal line 10 in each row.
【0023】このように書込みデータ線47を隣り合う
2行で共用しているので、セルサイズを小さくすること
が可能になる。因みに、上記実施例により2行のセルア
レイを実現した場合は、従来例の回路方式により2行の
セルアレイを実現する場合に比べて、セルサイズを約2
0%縮小化できた。As described above, since the write data line 47 is shared by two adjacent rows, the cell size can be reduced. By the way, when a two-row cell array is realized by the above embodiment, the cell size is reduced by about two times as compared with a case where a two-row cell array is realized by the conventional circuit method.
0% reduction was achieved.
【0024】また、セルアレイの行数を増加させる場合
に、書込みデータ線47および溶断電力印加用パッド5
0の増加数が行数の増加分よりも少なくて済む。例えば
16行のセルアレイを実現しようとすると、必要とする
パッドは、8個の溶断電力印加用パッド50と2個の制
御信号印加用パッド11、12との合計10個で済み、
従来例の場合で必要とする17個と比べて大幅に削減さ
れる。従って、チップサイズの増大分を抑制し、溶断電
力供給源の接触子とパッド50との接触抵抗の増大を抑
制し、プログラム上のトラブルの発生を防止することが
可能になる。When increasing the number of rows in the cell array, the write data line 47 and the fusing power application pad 5
The number of increments of 0 may be smaller than the increment of the number of rows. For example, in order to realize a 16-row cell array, the number of required pads is eight, that is, a total of ten pads 50 for applying a fusing power and two pads 11 and 12 for applying a control signal.
The number is greatly reduced as compared with the required 17 in the case of the conventional example. Therefore, an increase in the chip size can be suppressed, an increase in the contact resistance between the contact of the fusing power supply source and the pad 50 can be suppressed, and the occurrence of a program trouble can be prevented.
【0025】なお、上記実施例において、セルアレイに
対する書込み時に、選択行とは書込みデータ線47を共
用していない非選択行で、第2の制御信号印加用パッド
12に接続された制御信号線10に接続され、かつ、選
択列に接続されている非選択セルにおいては、書込みデ
ータ線47に接地電位Vssが与えられ、制御信号線10
に第2の制御信号印加用パッド12から電源電圧Vccが
与えられ、書込みワード線49に電源電圧Vccが印加さ
れる。従って、この非選択セルがオン状態になり、第2
の制御信号印加用パッド12→制御信号線10→フュー
ズ素子溶断用トランジスタ42→フューズ素子43→書
込みデータ線47→溶断電力印加用パッド50→接地電
位Vssの経路(選択セルの書込み時とは逆方向の経路)
に電流が流れるおそれがある。この逆方向の電流を完全
に防止するためには、図3に示すように構成すればよ
い。In the above embodiment, when writing to the cell array, the selected row is a non-selected row that does not share the write data line 47, and the control signal line 10 connected to the second control signal applying pad 12 is not selected. And the unselected cell connected to the selected column, the ground potential Vss is applied to the write data line 47 and the control signal line 10
The power supply voltage Vcc is applied from the second control signal application pad 12 to the write word line 49. Therefore, this unselected cell is turned on, and the second
Control signal application pad 12 → control signal line 10 → fuse element fusing transistor 42 → fuse element 43 → write data line 47 → fuse power application pad 50 → ground potential Vss path (reverse to writing at selected cell) Directions)
Current may flow through In order to completely prevent this reverse current, a configuration as shown in FIG. 3 may be used.
【0026】図3は、図2のセルアレイの変形例を示し
ており、図2のセルアレイに対して、さらに、溶断電力
印加用パッド50とこれに接続される書込みデータ線4
7との間に、溶断電力印加用パッド50から書込みデー
タ線47の方向へのみ電流を流す特性を有する一方向性
素子(例えばダイオード)31が挿入されている。この
一方向性素子31は、選択セルの書込み時には電流を流
すが、前記したような逆方向の電流を遮断する。FIG. 3 shows a modification of the cell array of FIG. 2. In the cell array of FIG. 2, a fusing power application pad 50 and a write data line 4 connected thereto are further added.
7, a unidirectional element (for example, a diode) 31 having a characteristic of flowing a current only from the fusing power application pad 50 in the direction of the write data line 47 is inserted. The unidirectional element 31 allows a current to flow during writing to the selected cell, but blocks the current in the opposite direction as described above.
【0027】なお、上記各実施例では、セルアレイの隣
り合う2行で1本の書込みデータ線および1個の溶断電
力印加用パッドを共用するように構成した例を示した
が、これに限らず、セルアレイの複数行で1本の書込み
データ線および1個の溶断電力印加用パッドを共用する
ように構成しても、上記実施例と同様の効果が得られ
る。In each of the above embodiments, two write rows and one fusing power application pad are shared by two adjacent rows of the cell array. However, the present invention is not limited to this. The same effect as in the above embodiment can be obtained even if a configuration is adopted in which one write data line and one fusing power application pad are shared by a plurality of rows of the cell array.
【0028】また、上記各実施例では、セルアレイのト
ランジスタとしてMOSトランジスタを示したが、バイ
ポーラトランジスタを用いる場合でも本発明を適用する
ことができる。In each of the above embodiments, MOS transistors are shown as transistors in the cell array. However, the present invention can be applied to a case where bipolar transistors are used.
【0029】[0029]
【発明の効果】上述したように本発明の半導体記憶装置
によれば、フューズ素子溶断用トランジスタのスナップ
バック動作を利用してフューズ素子を溶断するメモリセ
ルのアレイの行数を増加させる場合に、書込みデータ線
および溶断電力印加用パッドの増加数が行数の増加分よ
りも少なくて済み、チップサイズの増大分を抑制し、溶
断電力供給源の接触子とパッドとの接触抵抗の増大を抑
制し、プログラム上のトラブルの発生を防止することが
できる。As described above, according to the semiconductor memory device of the present invention, when the number of rows of an array of memory cells for fusing a fuse element is increased by utilizing the snap-back operation of the fuse element fusing transistor, The number of write data lines and the number of pads for fusing power application need to be smaller than the number of rows, thus suppressing the increase in chip size and suppressing the increase in contact resistance between the contacts of the fusing power supply and the pads. In addition, it is possible to prevent a trouble in the program.
【図1】本発明の一実施例に係るマスクROMの冗長回
路の一部を示す回路図。FIG. 1 is a circuit diagram showing a part of a redundant circuit of a mask ROM according to an embodiment of the present invention.
【図2】図1中のセルアレイの一部を示す回路図。FIG. 2 is a circuit diagram showing a part of the cell array in FIG. 1;
【図3】図2のセルアレイの変形例を示す回路図。FIG. 3 is a circuit diagram showing a modification of the cell array of FIG. 2;
【図4】従来のマスクROMの一部を示す回路図。FIG. 4 is a circuit diagram showing a part of a conventional mask ROM.
【図5】図4中のフューズ素子溶断用トランジスタの特
性の一例を示す図。FIG. 5 is a diagram showing an example of characteristics of the fuse element blowing transistor in FIG. 4;
10…制御信号線、11…第1の制御信号印加用パッ
ド、12…第2の制御信号印加用パッド、40…メモリ
セル、41…読み出し用トランジスタ、42…フューズ
素子溶断用トランジスタ、43…フューズ素子、46…
読み出しデータ線、47…書込みデータ線、48…読み
出しワード線、49…書込みワード線、50…溶断電力
印加用パッド、51…スイッチ用トランジスタ。DESCRIPTION OF SYMBOLS 10 ... Control signal line, 11 ... First control signal application pad, 12 ... Second control signal application pad, 40 ... Memory cell, 41 ... Reading transistor, 42 ... Fuse element blowing transistor, 43 ... Fuse Element, 46 ...
Read data lines, 47 write data lines, 48 read word lines, 49 write word lines, 50 fusing power application pads, 51 switch transistors.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 17/14 ──────────────────────────────────────────────────の Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) G11C 17/14
Claims (4)
およびフューズ素子溶断用トランジスタならびに上記両
トランジスタの直列接続ノードに一端側が接続された電
流溶断型のフューズ素子を備え、上記フューズ素子溶断
用トランジスタのスナップバック動作を利用して上記フ
ューズ素子を溶断するメモリセル群のアレイと、 このメモリセルアレイの同一行のメモリセルの読み出し
用トランジスタの制御電極に共通に接続された読み出し
ワード線と、 上記メモリセルアレイの同一列のメモリセルの読み出し
用トランジスタの一端側に共通に接続された読み出しデ
ータ線と、 上記メモリセルアレイの同一列のメモリセルのフューズ
素子溶断用トランジスタの制御電極に共通に接続された
書込みワード線と、 上記メモリセルアレイの同一行のメモリセルのフューズ
素子の他端側に共通に接続されると共に複数行毎に共通
に形成された書込みデータ線と、 上記複数行の各行毎に独立に設けられ、前記フューズ素
子溶断用トランジスタの一端側に接続された制御信号線
と、 前記書込みデータ線の一端に接続された溶断電力印加用
パッドとを具備することを特徴とする半導体記憶装置。A first transistor connected in series with a readout transistor and a fuse element blowing transistor; and a current blowing type fuse element having one end connected to a series connection node of the two transistors, and a snapback of the fuse element blowing transistor. An array of memory cells that blows the fuse element by using an operation; a read word line commonly connected to control electrodes of read transistors of memory cells in the same row of the memory cell array; A read data line commonly connected to one end of a read transistor of a memory cell in a column; a write word line commonly connected to a control electrode of a fuse element blowing transistor in a memory cell in the same column of the memory cell array; The same row of the memory cell array A write data line commonly connected to the other end of the fuse element of the memory cell and commonly formed for each of a plurality of rows; and one end of the fuse element fusing transistor provided independently for each of the plurality of rows. And a control signal line connected to the write data line, and a fusing power application pad connected to one end of the write data line.
て、前記書込みデータ線は、前記メモリセルアレイの隣
り合う2行毎に共通に形成されていることを特徴とする
半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said write data line is formed in common for every two adjacent rows of said memory cell array.
て、前記制御信号線は、前記メモリセルアレイの隣り合
う2行毎に共通に形成され、奇数行の制御信号線群はメ
モリセルアレイの行方向一端側へ引き出されて第1の制
御信号印加用パッドに共通に接続され、偶数行の制御信
号線群は上記メモリセルアレイの行方向他端側へ引き出
されて第2の制御信号印加用パッドに共通に接続されて
いることを特徴とする半導体記憶装置。3. The semiconductor memory device according to claim 2, wherein said control signal line is formed in common for every two adjacent rows of said memory cell array, and an odd-numbered control signal line group is provided at one end in a row direction of said memory cell array. The control signal line group of the even-numbered row is pulled out to the other side in the row direction of the memory cell array and is commonly connected to the second control signal application pad. A semiconductor memory device connected to the semiconductor memory device.
半導体記憶装置において、さらに、前記溶断電力印加用
パッドとこれに接続される書込みデータ線との間に挿入
され、溶断電力印加用パッドから書込みデータ線の方向
へのみ電流を流す特性を有する一方向性素子を具備する
ことを特徴とする半導体記憶装置。4. The semiconductor memory device according to claim 1, further comprising: a semiconductor memory device inserted between said fusing power application pad and a write data line connected thereto for fusing power application. A semiconductor memory device comprising a unidirectional element having a characteristic of flowing a current only in a direction from a writing pad to a write data line.
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JP30464091A JP3107615B2 (en) | 1991-11-20 | 1991-11-20 | Semiconductor storage device |
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JPH05144283A JPH05144283A (en) | 1993-06-11 |
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