JPS58139397A - Defect detection circuit for read only memory - Google Patents

Abstract

PURPOSE:To detect failure of finished semiconductor chips, by connecting the anode of the 1st diode to each of word lines, the 1st common line to the cathode, the cathode of the 2nd diode to each bit line and the 2nd common line to the anode. CONSTITUTION:The anode of the 1st diode 42 is connected to word lines BL1, BL2 and the cathode is connected to the 1st common line 43. The cathode of the 2nd diode 44 is connected to the bit lines BL1, 2- and the 2nd common line 45 is connected to the anode. Thus, the word lines WL1, 2- and the bit lines BL1, 2 are separated with the diodes 42, 44. Each common line is connected to pads 46, 47. At the initial state when a semiconductor chip is finished, a voltage is applied so as the common line 45 is higher than the common line 43 to check the voltage current characteristics at the same time for all storage cells, allowing to detect the presence/absence of defective cells.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体配憶装置、特に読出専用記憶装置の不良
検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a defect detection circuit for semiconductor storage devices, particularly for read-only storage devices.

〔発明の技術的背景およびその問題点〕通常、半導体記
憶装置の製造に際しては、全プロセス工程【終えた後、
記憶セルおよび周辺回路に不良がないかどうかをチェッ
クし、半導体チップの良また線不良を判別している。[Technical background of the invention and its problems] Normally, when manufacturing a semiconductor memory device, all process steps [after completion,
It checks for defects in memory cells and peripheral circuits, and determines whether the semiconductor chip is good or has line defects.

しかし、読出専用記憶装＆は、畳き込みが使用者ＩＩＩ
で行なわれるため、製造者側では初期の状態において記
憶セルの全てが正常かどうかを判定できない。たとえば
第１図に示すように、記憶セルを互いに逆方向接続され
た一対のダイオード１１．１１にょｐ構成し、その一方
會絶綴破壊を利用して短絡（図中ｘ印にょ９表示してい
る）させて書き込む方式（実際にはｎｐｎ　トランジス
タのベース・エイツタ、ベース・コレクタのダイオード
で構成され、ベース・エミッタの接合を短絡することに
よって１！現される）の記憶慟ルアレイを有する読出専
用記憶装置の場合、記憶セルは初期において非導通状絆
（仮にＩ　□　ｌで表わす）である。したがって、屯し
ベースΦ工（ツタ接合が欠陥轡に−よシ初期において既
に短絡しているときは不良を検出できるが、ベース・コ
レタタ接合が短絡しているときはセルは非導通なので不
良を検出することができない。なお、＃！１図におｈて
ＷＬｚ　、ＷＬ２はワード線、ＢＬＩ　、ＢＬｊはビッ
ト線である、また、１８２図に示すように、記憶セルを
ダイ　　　゛オード２１とヒユーズ２２の直列回路にょ
シ構成し、仁のヒユーズ２２を溶断することにょｐ書き
込む方式の記憶セルアレイ【有丁ゐ読出専用記憶装置の
場合、記憶セルは初期において導通状態＜　Ｉｌｌで表
わす）である。したがって、もしフォトエッチングエ＠
（ｐｕｐ）の際のごみ勢によ〕初期において既にヒユー
ズ２２苑切れている状態のときには不良を検出できるが
°、ダイオード２１の接合が短絡しているときには不ｊ
ｌｔ検出することができない。However, read-only storage & convolution is
Because this is done in the initial state, the manufacturer cannot determine whether all of the memory cells are normal or not in the initial state. For example, as shown in Fig. 1, a memory cell is constructed with a pair of diodes 11 and 11 connected in opposite directions, and one of them is short-circuited (indicated by an A read-only device with a memory cell array (actually consisting of an NPN transistor's base-emitter and base-collector diodes, expressed by shorting the base-emitter junction). In the case of a memory device, a memory cell is initially a non-conducting bond (temporarily represented by I □ l). Therefore, a defect can be detected if the base-to-base junction is already short-circuited at the initial stage, but if the base-to-base junction is short-circuited, the cell is non-conducting, so the defect can be detected. In addition, in Figure 1, WLz and WL2 are word lines, BLI and BLj are bit lines, and as shown in Figure 182, memory cells are connected to diodes 21 and fuses. The memory cell array is composed of 22 series circuits, and is written by blowing out a single fuse 22 (in the case of a read-only memory device, the memory cells are initially in a conductive state <Ill). Therefore, if photoetching @
(Depending on the dust force at the time of pup), it is possible to detect a defect when the fuse 22 is already blown in the initial stage, but when the junction of the diode 21 is short-circuited, a defect can be detected.
lt cannot be detected.

また、第３図に示すように、ワード線にトランジスタ３
１のベースを接続し、そのコレクタに電源Ｖｃｃ電圧を
印加し、そのエミッタとビット線との間にヒユーズ３ｆ
ｌｔ−接続して記憶セル【構成し、このヒユーズを溶断
することにより書き込む方式の記憶セルアレイ會有する
読出専用記憶装置の場合、記憶セルは初期において導通
状態（１１１の状態）である。したがって、もし初期に
おいて既にヒユーズ３２が切れているときには不良【検
出できるが、トランジスタ３１の各耐圧（ベース・工２
ツタ、ベース・コレクタ、コレクタ・エミッタ間耐圧］
がないという不良に関しては検出てきない。In addition, as shown in FIG. 3, a transistor 3 is connected to the word line.
Connect the base of 1, apply power supply Vcc voltage to its collector, and connect fuse 3f between its emitter and bit line.
In the case of a read-only memory device having a memory cell array of a type in which data is written by connecting the memory cells and blowing out the fuses, the memory cells are initially in a conductive state (state 111). Therefore, if the fuse 32 is already blown in the initial stage, it can be detected as a defect.
Ivy, base-collector, collector-emitter breakdown voltage]
Defects that are missing are not detected.

〔発明の目的〕[Purpose of the invention]

本発明は上記の欠点を除去すべくなされたもので、半導
体チップとして出来上った初期の状態において記憶セル
の全てが正常であるかどうかの判別を可能にした読出専
用記憶装置の不良検出回路を提供するものである。The present invention has been made to eliminate the above-mentioned drawbacks, and is a defect detection circuit for a read-only storage device that makes it possible to determine whether all of the storage cells are normal in the initial state of the semiconductor chip. It provides:

〔発明Ｏ概要〕[Summary of invention O]

すなわち本発明蝶、読出専用記憶！！責における記憶セ
ルアレイの行方向のワード線の各々に第１のダイオード
の陽極側を接続し、これらの各ダイオードの陽極側を第
１の共通線に接続し、前記記憶セルアレイの列方向のビ
ット線の各々に第２のダイオードの陽極側を接続し、こ
れらの各ダイオードの陽極ａｔ第２の共通線に接続して
おくことによって、初期状態において前記両共通線間に
電圧を印加し、記憶セルアレイの電圧電Ｒ％性【チェッ
クすることにより、全ての記憶セルについて同時に不良
検出を行なうことが可能になる。Namely the invention butterfly, read-only memory! ! The anode side of a first diode is connected to each of the word lines in the row direction of the memory cell array in the memory cell array, the anode side of each of these diodes is connected to a first common line, and the bit line in the column direction of the memory cell array is connected to the anode side of the first diode. By connecting the anode side of the second diode to each of the diodes and connecting the anode of each of these diodes to the second common line, a voltage is applied between the two common lines in the initial state, and the memory cell array By checking the voltage/electricity R% property [by checking, it becomes possible to detect defects for all memory cells at the same time.

〔発明Ｏ実施例〕 以下、図ｔｖｒ参照して本発明の一実施例【許ＭＫａ明
する。第４図において、４０は読出専用記憶装置におけ
る記憶セルアレイであす、コれはたとえば第１図乃至第
３図を参照して紡速したように行方向のワード線ＷＬ（
本例ではｗＬｌ、ｗＬ２）と列方向のビット線ＢＬ（本
例ではＢＬｌ、ＢＬｌ）のマ）　＋７クスの交点に記憶
セル４１が配置されている。そして、前記ワード線ＷＬ
の各々に第１のダイオード４２の降場側が接続され、こ
れらの各ダイオード４２の陰極側は第１の共通線４３に
接続されている。[Embodiment of the invention] Hereinafter, an embodiment of the present invention will be described with reference to Figure tvr. In FIG. 4, reference numeral 40 denotes a memory cell array in a read-only memory device, which is, for example, a word line WL (
In this example, the memory cell 41 is arranged at the intersection of the matrix (wLl, wL2) and the bit line BL in the column direction (in this example, BLl, BLl). And the word line WL
The output side of the first diode 42 is connected to each of the diodes 42, and the cathode side of each of these diodes 42 is connected to the first common line 43.

また、前記ビット線ＢＬの各々に第２のダイオード４４
の陰極側が接続され、これらの各ダイオード４４の陽極
側は第２の共通ａ４５に！＃続されている。したがって
、ワード線ＷＬの各々およびピット＠ＢＬの各々はダイ
オード４２および４４により分離されている。また、＃
Ｉ記共通線４３．４５は各対応してパッド４６．４７に
接続されている。Further, a second diode 44 is connected to each of the bit lines BL.
The cathode side of each of these diodes 44 is connected to the second common a45! #Continued. Therefore, each word line WL and each pit @BL are separated by diodes 42 and 44. Also,#
The common lines 43, 45 are connected to respective pads 46, 47.

而して、上記構成の読出専用記憶装置が半導体チップと
して出来上った初期の状態において、パッド４６．４７
間、すなわち共通１４４３．４５間に共通＠４５の方が
共通＠４３より４高くなるように電圧會印加して、記憶
セルアレイ４゜の全ての記憶セルについて同時に電圧電
流特性をチェックすることにより不良セルの有無の検出
を行う。すなわち、この場合、Ｐ憶セルアレイ４０が第
１図に示した方式のものであれば、記憶セルのダイオー
ド１２（実際にはトランジスタのベース・コレクタ接合
）が正常な場合には、このダイオード１２の逆方向特性
が埃ゎれ、上記ダイオード１２が短絡している場合に袖
ダイオード１１．４４および４２の直列の順方向特性が
現われる。Therefore, in the initial state when the read-only storage device having the above configuration is completed as a semiconductor chip, the pads 46 and 47 are
In other words, a voltage is applied between the common 1443.45 so that the common @45 is 4 higher than the common @43, and the voltage-current characteristics of all memory cells in the memory cell array 4° are simultaneously checked. Detects the presence or absence of cells. That is, in this case, if the storage cell array 40 is of the type shown in FIG. The reverse characteristic is distorted, and when the diode 12 is short-circuited, the forward characteristic of the series of sleeve diodes 11, 44 and 42 appears.

また、記憶セルアレイ４０がＳＲ２図に示し次方式のも
のであれば、ダイオード２１が短絡している場合に上述
同様にダイオード４４および４２０直列の順方向特性が
現われる。Further, if the memory cell array 40 is of the following type as shown in Figure SR2, when the diode 21 is short-circuited, the forward characteristic of the diodes 44 and 420 in series appears as described above.

また、記憶セルアレイ４ｏが第３図に示した方式のもの
であれは、トランジスタ３１の二定ツタ・ベース接合が
短絡している場合に上述同様にダイオード４４および４
２の直列の順方向特性が埃われる。Furthermore, if the memory cell array 4o is of the type shown in FIG.
The forward characteristics of the two series are lost.

さらに、上記第３図の方式の記憶セルアレイの場合には
、前記−共通線４５．４３間の電圧印加を止めて、電源
Ｖｃｃと第１の共通＃！４３との間に電源Ｖｃｃの方が
高くなるように電圧を印加すれば、トランジスタ３１の
ベース・コレクタ接合が短絡している場合に第１のダイ
オード４２の順方向特性が現われる。これに対して、第
２の共通線４５と電源Ｖｃｃとの間にこの共通線４５の
方が高くなるように電圧を印加すると、トランジスタＳ
１のエミッタ・コレクタ間が短絡している場合に［２の
ダイオード４４の順方向特性が現われる。Furthermore, in the case of the memory cell array of the type shown in FIG. 3, the voltage application between the - common lines 45 and 43 is stopped, and the voltage between the power supply Vcc and the first common line #! 43, the forward characteristic of the first diode 42 appears when the base-collector junction of the transistor 31 is short-circuited. On the other hand, if a voltage is applied between the second common line 45 and the power supply Vcc so that this common line 45 is higher, the transistor S
When the emitter and collector of No. 1 are short-circuited, the forward characteristic of the diode 44 of No. 2 appears.

なお、第４図のダイオード４２．４４は、記憶セル間を
電気的に分離している接合の耐圧（記憶セルアレイ４０
が第１図の方式の場合はダイオード１２、第２図の方式
の場合なダイオード２１、第３図の方式の場合はトラン
ジスタ３１のエイツタ・ベース接合０耐圧）よりも高く
、また第１のダイオード４２は書き込み時における選択
ワード線、非選択ワード線間の電位差よりも高く、第２
のダイオード４４は書き込み時における選択−ビット線
、非選択ビット＃ｉＩ間の電位差よｐも高い耐圧を有す
る本のが用いられる。もし、この条件が満足されない場
合には、書き込み時に第１のダイオード４２もしくは第
２のダイオード４４を通して電流が流れ、記憶セルに＾
望の電圧がかからなかったり、所望の電流が流れないこ
とが生じる。Note that the diodes 42 and 44 in FIG.
is higher than the diode 12 in the method shown in FIG. 1, diode 21 in the method shown in FIG. 2, and transistor 31 in the method shown in FIG. 42 is higher than the potential difference between the selected word line and non-selected word line during writing, and the second
The diode 44 used has a withstand voltage p higher than the potential difference between the selected bit line and the unselected bit #iI during writing. If this condition is not satisfied, a current flows through the first diode 42 or the second diode 44 during writing, and the current flows into the memory cell.
A desired voltage may not be applied or a desired current may not flow.

また、土色ｉ″′第１のダイオード４２、第２σ）ダイ
オード４４・の構造は％に限定されるものではないが、
寄生ｐｎｐ　）ランジスタが生じないシロットキーター
イオードを用いれば、記憶セルアレイの電圧電流特性の
測定に際して奇生ｐｎｐ　）ランジスタの影響を受けず
に正確に行なうことができる。Furthermore, the structures of the first diode 42 and the second σ diode 44 are not limited to %,
By using a Sirot Keeter diode that does not generate parasitic pnp transistors, it is possible to accurately measure the voltage-current characteristics of a memory cell array without being influenced by parasitic pnp transistors.

第５図は本発明の他の実施１ＰＩＩｔ示すもので、前記
実施例に比べて、第１の共通線４３を不良検出専用（り
まプ通常動作時には使用されない）のパッドに接続する
のではなく、実際に使用される他の用途（たとえばアド
レス入力、チップセレクト）のパッド５０Ｙｔ不良セル
検出に兼用するようにした点が異なり、その他は同じで
ある。そこで、第５図中、第４図と同一部分は同一符号
を付し、異なる部分を以下詳述する。５０は上述した兼
用のパッド端子であり、この端子５０はツェナーダイオ
ード５１および抵抗５２を直列に介してｎｐｎ形トラン
ジスタ５３のベースに′Ｗｉ、続されている。このトラ
ンジスタ５３のエミッタは接地され、コレクタは＄１の
共通線４３に接続されている。また、前記ツェナーダイ
オード５１と抵抗５２との接続点は抵抗５４を介して接
地されている。FIG. 5 shows another embodiment 1PIIt of the present invention, in which the first common line 43 is not connected to a pad dedicated for defect detection (not used during normal operation), but compared to the previous embodiment. The difference is that the pad 50Yt for other purposes actually used (for example, address input, chip select) is also used for detecting defective cells, and other aspects are the same. Therefore, in FIG. 5, the same parts as in FIG. 4 are given the same reference numerals, and different parts will be described in detail below. Reference numeral 50 designates the above-mentioned dual-purpose pad terminal, and this terminal 50 is connected to the base of an npn transistor 53 via a Zener diode 51 and a resistor 52 in series. The emitter of this transistor 53 is grounded, and the collector is connected to the $1 common line 43. Further, a connection point between the Zener diode 51 and the resistor 52 is grounded via a resistor 54.

而して、不良セル検出時１には、ノくラド端子５０に所
定の高電圧を印加し、トランジスタ５３ｆ：飽和させて
第１の共通＠４３’ｌ低電位にすることができる。これ
に対して、通常動作時には、パッド端子５０に通常動作
電圧會印加してもトランジスタ５３はオフになるので、
第１の共通＠４３は７四−テインダ状態になり、ワード
線ＷＩ、に影響【及埋ずことはない。Thus, when a defective cell is detected (1), a predetermined high voltage is applied to the node terminal 50, and the transistor 53f is saturated and the first common @43'l can be brought to a low potential. On the other hand, during normal operation, the transistor 53 is turned off even if the normal operating voltage is applied to the pad terminal 50.
The first common@43 goes into the 74-tainder state and does not affect the word line WI.

〔発明の効果〕〔Effect of the invention〕

上述したように本発明による読出専用記憶装置の不良検
出回路によれば、半導体チップか出来上つ九初期状態に
訃いて記憶セルの全てが止常であるかどうかの判別が可
能となる。As described above, according to the defect detection circuit for a read-only memory device according to the present invention, it is possible to determine whether or not the semiconductor chip has fallen from its initial state and all of the memory cells are in a non-operational state.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図乃至第３図はそれぞれ異なる構成のＰ憶セルを有
する読出専用記憶装置の記憶セルアレイの一部を示す回
路図、第４図は本発明に係る読出専用記憶装置の不良検
出回路の一実施例を示す構成説明図、第６図は同じく他
の実楕倒１を示す構成説明図である。 Ｗｌ、Ｊ　　、ＷＬｊ・・・ワー　ド線、ＢＬＩ、ＨＬ
２・・・ビット線、４０・・・記憶セルアレイ、４１・
・・ｋ　　　′憶セル、４２．４４・・・ダイオード、
４３　、４５・・・共通線、４６．４７．５０・・・パ
ッド。1 to 3 are circuit diagrams showing a part of a memory cell array of a read-only memory device having memory cells of different configurations, and FIG. 4 is a circuit diagram showing a defect detection circuit of a read-only memory device according to the present invention. FIG. 6 is an explanatory diagram showing the configuration of another embodiment of the present invention, and FIG. Wl, J, WLj...word line, BLI, HL
2... Bit line, 40... Memory cell array, 41.
...k' memory cell, 42.44...diode,
43, 45... common line, 46.47.50... pad.

Claims (1)

【特許請求の範囲】 （１）　読出専用記憶装置における記憶セルアレイの行
方向のワード線の各々にそれぞれの陽極側が１！絣され
る複数の第１のダイオードと、これらのＭｌのダイオー
ドの陰極側に共ｉ１！［接続される第１の共通線と、前
記記憶セルアレイの列方向のビット線の各々にそれぞれ
の陰極側が接続される複数の第２のダイオードと、これ
らの１１！２のダイオードの陽極１１１に共通に接続さ
れる＃！２の共通線とを具備することｔ−特徴とする読
出専用記憶装置の不良検出回路。 （匂　前記第１のダイオードおよび第２のダイオードの
耐圧は、前記記憶セルアレイにおける記惺乍ル関を電気
的に分離している接合の耐圧よりも高いことｔ％徴とす
る特許請求の範囲第１項記載の読出専用記憶装置の不良
検出回路。。 （３）前記ＪＲ１のダイオードの耐圧は、記憶セルアレ
イに対するデータ書き込み時の選択ワード線と非選択ワ
ード線との電位差よりも高く、前記第２のダイオードの
耐圧は上記データ亨き込み時の選択ビット線と非選択ビ
ット線との電位差よりも高いことを特徴とする特許請求
の範囲第１項記載の読出専用Ｐ＃装置の不良検出回路。 （４）　　前記第１のダイオードおよびｔＪＬ２のダイ
オードはシｌットキーダイオードである仁とを特徴とす
る特許請求の範囲第１項記載の読出専用記憶装置の不良
検出回路。 （５）前記第１の共通線および第２の共通線はそれぞれ
対応してパッドに接続され、これらのパッドは読出専用
記憶装置の通常動作時罠使用されるパッドとは異なるこ
とを特徴とする特許請求の範囲路１項記載の読出専用記
憶装置の不良検出回路。 （６）　　前記第１の共通Ｓは、欽、出専用記憶装置の
不良検出時および通常動作時にそれぞれ使用される兼用
のパッド端子の印加電圧に応じて不良検出時ＫＦｉ低電
位に、ｔた通常動作時にＦｉ７０−ティング状１／１４
に制御され、前記＄２の共通線は通常動作時に使用され
ないパッドに接続されることｔ−特徴とする特許請求の
範囲［１項記載の読出専用記憶装置の不良検出回路。[Claims] (1) Each word line in the row direction of a memory cell array in a read-only memory device has 1! The plurality of first diodes to be patterned and the cathode sides of these Ml diodes are both i1! [A plurality of second diodes whose respective cathodes are connected to the first common line connected to each bit line in the column direction of the memory cell array, and common to the anodes 111 of these 11!2 diodes; Connected to #! 1. A defect detection circuit for a read-only storage device, comprising: two common lines. (O) The first diode and the second diode have a breakdown voltage that is t% higher than a breakdown voltage of a junction that electrically isolates a memory in the memory cell array. The failure detection circuit for a read-only memory device according to item 1. (3) The diode JR1 has a breakdown voltage higher than the potential difference between the selected word line and the non-selected word line when writing data to the memory cell array, and 2. A defect detection circuit for a read-only P# device according to claim 1, wherein the withstand voltage of the diode is higher than the potential difference between the selected bit line and the non-selected bit line at the time of data overwriting. (4) The failure detection circuit for a read-only storage device according to claim 1, wherein the first diode and the diode tJL2 are Schittky diodes. The common line and the second common line are each connected to corresponding pads, the pads being different from the pads used during normal operation of the read-only storage device. A defect detection circuit for a read-only storage device according to paragraph 6. (6) The first common S is determined according to the voltage applied to a dual-purpose pad terminal used for detecting a defect in the read-only storage device and during normal operation, respectively. When a defect is detected, KFi becomes low potential, and during normal operation, Fi70-ting state 1/14
2. The defect detection circuit for a read-only storage device according to claim 1, wherein the $2 common line is connected to a pad that is not used during normal operation.