JPS62128099A - Test circuit for one-time rom - Google Patents
Test circuit for one-time romInfo
- Publication number
- JPS62128099A JPS62128099A JP60267895A JP26789585A JPS62128099A JP S62128099 A JPS62128099 A JP S62128099A JP 60267895 A JP60267895 A JP 60267895A JP 26789585 A JP26789585 A JP 26789585A JP S62128099 A JPS62128099 A JP S62128099A
- Authority
- JP
- Japan
- Prior art keywords
- word
- dummy cell
- cell group
- decoder
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ワンタイムＲＯＭ即ち消去できないＦＲＯＭ
（プログラム可能読取専用メモリ）の試験回路に関す
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to one-time ROM, that is, non-erasable FROM.
(Programmable Read Only Memory) Test Circuit.
紫外線消去型のＦＲＯＭはパッケージの消去窓より紫外
線を照射することにより書込んだデータを消去できるの
で製品試験が容易で、所要データを所要アドレスへ書込
みそれを読出して正常、異常をチェックし、正常なら紫
外線照射でデータを消去し、記憶内容は白紙状態の製品
とすればよい。Ultraviolet-erasable FROM can erase the written data by irradiating it with ultraviolet light through the erasing window of the package, so product testing is easy.The required data is written to the required address, read out, and checked to see if it is normal or abnormal. If so, you can erase the data using ultraviolet irradiation and create a product with a blank memory.
しかしながらワンタイム（Ｏｎｅ ｔｉｍｅ） ＲＯＭ
はマスクＲＯＭと同様に一旦データを書込んだらそれを
消去することができないので、上記の消去可能ＰＲＣ）
Ｍのような試験はできない。消去不可能なＦＲＯＭに対
してはテストビットを設け、このテストビットに対する
試験で上記試験を代用することが考えられている。本発
明もこの型の試験回路に係り、ワードデコーダ及びコラ
ムデコーダの選択機能、メモリセルへの書込み及び読出
し機能のチェックを確実にできるようにしようとするも
のである。However, One time ROM
As with mask ROM, once data is written, it cannot be erased, so the above-mentioned erasable PRC)
I can't do a test like M. It has been considered to provide a test bit for non-erasable FROM, and to use the test on this test bit in place of the above test. The present invention also relates to this type of test circuit, and is intended to ensure that the selection functions of word decoders and column decoders, and the write and read functions of memory cells can be checked.
本発明は、多数のワード線及びビット線を有し、これら
のワード線とビット線の各交点に消去不可能なメモリセ
ルを配設した主メモリ部と、該ワード線を選択するワー
ドデコーダと、該ビット線を選択するコラムデコーダを
備えるワンタイムＲＯＭの試験回路において、前記主メ
モリ部に沿ってビット線方向にダミーセル群■をまたワ
ード線方向にダミーセル群Ｈを設け、ダミーセル群りに
は主メモリ部のワード線を延長させ、そして２ｎが該ワ
ード線の数に等しいｎ本のビット線を配置してこれらの
ビット線とワード線の各交点にダミーセルを配設し、ダ
ミーセル群Ｈには主メモリ部のビット線を延長させ、ま
た複数本のワード線を配置してこれらのワード線とビッ
ト線の各交点にダミーセルを配置し、前記ワードデコー
ダにダミーセル群Ｈのワード線も選択させ、また主メモ
リ部のビット線出力及びダミーセル群Ｖのビット線出力
のいずれか一方を選択する切替回路を設けてなることを
特徴とするものである。The present invention has a main memory section that has a large number of word lines and bit lines, and has non-erasable memory cells arranged at each intersection of these word lines and bit lines, and a word decoder that selects the word lines. , in a one-time ROM test circuit equipped with a column decoder for selecting the bit line, a dummy cell group (1) is provided in the bit line direction along the main memory section, and a dummy cell group (H) is provided in the word line direction, and the dummy cell group includes: The word lines of the main memory section are extended, and n bit lines, where 2n is equal to the number of word lines, are arranged, and dummy cells are arranged at each intersection of these bit lines and word lines. extends the bit line of the main memory section, arranges a plurality of word lines, places dummy cells at each intersection of these word lines and bit lines, and causes the word decoder to also select the word line of dummy cell group H. , and further includes a switching circuit for selecting either the bit line output of the main memory section or the bit line output of the dummy cell group V.
第１図は本発明の実施例を示し、１０は主メモリ部で図
示しないが横方向に多数のワード線が走り、縦方向に多
数のビット線が走り、これらのワード線とビット線の各
交点にメモリセルを配設してなる。これらのワード線は
ワードデコーダ１２により選択され、ビット線はコラム
デコーダ１４により選択される。本発明では主メモリ部
１０に沿ってビット線方向にダミーセル群Ｖを、またワ
ード線方向にダミー毛ル群Ｈを設ける。FIG. 1 shows an embodiment of the present invention, in which a main memory section 10 has a large number of word lines running in the horizontal direction (not shown) and a large number of bit lines running in the vertical direction. Memory cells are arranged at the intersections. These word lines are selected by word decoder 12, and the bit lines are selected by column decoder 14. In the present invention, a dummy cell group V is provided along the main memory section 10 in the bit line direction, and a dummy cell group H is provided in the word line direction.
ダミーセル群■には主メモリ部１０のワード線が延び、
ビット線は複数本（本例では８本）走り、これらのワー
ド線とビット線の各交点にダミーセルが配設される。本
例では８本のビット線は切替回路１６を通してセンスア
ンプ及びビット線ドライバへ接続される。第２図はこの
状況を説明する図で、ブロックＯ〜７には縦方向に各１
本のビット線が走り、横方向には主メモリ部１０の多数
のワード線が延びる。切替回路１６は主メモリ部１０側
の８個のＭＯＳ）ランジスタ（スイッチング素子）とダ
ミーセル群Ｖ側の８個のＭＯ３Ｉ−ランジスタからなり
、切替信号ＴＥＳＴＡがＨ（ハイ）レベルであると前者
のトランジスタ群がオンになって主メモリ部１０が選択
され、該切替信号がＬ（ロー）レベルになると後者のト
ランジスタ群がオンになってダミーセル群Ｖ側が選択さ
れる。The word line of the main memory section 10 extends to the dummy cell group ■,
A plurality of bit lines (eight in this example) run, and dummy cells are provided at each intersection of these word lines and bit lines. In this example, eight bit lines are connected to a sense amplifier and a bit line driver through a switching circuit 16. Figure 2 is a diagram explaining this situation, where blocks O to 7 each have one column in the vertical direction.
A book bit line runs therein, and a number of word lines of the main memory section 10 extend laterally. The switching circuit 16 consists of eight MOS transistors (switching elements) on the main memory section 10 side and eight MO3I transistors on the dummy cell group V side, and when the switching signal TESTA is at H (high) level, the former transistors are switched off. When the group is turned on, the main memory section 10 is selected, and when the switching signal becomes L (low) level, the latter transistor group is turned on and the dummy cell group V side is selected.
ダミーセル群Ｈには縮方向に主メモリ部１０のビット線
が延び、横方向に複数本本例では２本のワード線が設け
られ、これらのワード線及びビット線の各交点にダミー
セルが配設される。この２本のワード線はワードデコー
ダ１２により選択され、ビット線は主メモリ部１０を通
ってコラムデコーダ１４により選択される。主メモリ部
１０のビット線群は複数ブロック本例ではＯ〜７の８ブ
ロツクに分けられ、コラムデコーダ１４は各ブロックか
ら１本のビット線を選択し、これを切替回路１６へ接続
する。In the dummy cell group H, bit lines of the main memory section 10 extend in the contraction direction, and a plurality of word lines (in this example, two) are provided in the horizontal direction, and a dummy cell is provided at each intersection of these word lines and bit lines. Ru. These two word lines are selected by a word decoder 12, and the bit line passes through the main memory section 10 and is selected by a column decoder 14. The bit line group of the main memory section 10 is divided into a plurality of blocks, eight blocks O to 7 in this example, and the column decoder 14 selects one bit line from each block and connects it to the switching circuit 16.
ワードデコーダ１２は例えば第３図に示すようにノアゲ
ートからなる。Ａｏ、Ａｏ、Ａ＋、Ａ１゜・・・・・・
はワードアドレスの各ビットとその反転ビットで、これ
らはワード線ＷＬ ｏ 、’ ＷＬ ＋ 、 ・・・
・・・のアドレスに従ってノアゲートのＭＯ３Ｉ−ラン
ジスタのゲートへ接続され又は接続されない。ＢＡＮＫ
、ＢＡＮＫはダミーセル群Ｈと主メモリ部ｌ。The word decoder 12 consists of a NOR gate, for example, as shown in FIG. Ao, Ao, A+, A1゜...
are each bit of the word address and its inverted bit, and these are the word lines WL o , ' WL + , . . .
. . . is connected or not connected to the gate of the MO3I transistor of the NOR gate according to the address of . BANK
, BANK is a dummy cell group H and a main memory section L.
の選択信号で、ＢＡＮＫ信号がＬなら主メモリ部が選択
され、Ｈならダミーセル群Ｈが選択される。If the BANK signal is L, the main memory section is selected, and if the BANK signal is H, the dummy cell group H is selected.
例えばＡｏ＝Ｌ、従ってＡｏ＝旧Ａ１＝Ｌ１従ってＡ＋
＝Ｈ，・・・・・・ＢＡＮＫ＝Ｌ、従って肝玉に＝Ｈな
ら図示結線から明らかなようにワード線ＷＬｏに対する
ノアゲートのＭＯ３Ｉ−ランジスタは全てオフであり
（ＨであるビットＡｏ、Ａ＋。For example, Ao=L, therefore Ao=old A1=L1, therefore A+
=H, ...BANK=L, so if =H, as is clear from the illustrated connection, all MO3I transistors of the NOR gate for the word line WLo are off.
(Bits Ao, A+ which are H.
・・・・・・ＢＡＮＫは当該ＭＯＳトランジスタのゲー
トへの接続を断たれている）、従って該ノアゲートの出
力（ワードドライバＷＤｏの入力）はＨで、ワードドラ
イバＷＤｏはワード線ＷＬｏをＨにする（ＷＬ［＋を選
択する）。またＡ ａ ＝ Ａ ＋ ＝ Ｈ１従ってＡ
ｏ＝Ａ＋ ＝０．−−ＢＡＮＫ＝Ｌ従ってＢＡＮＫ＝Ｈ
であるとワード線ＷＬ＋が選択される。これらのワード
線ＷＬｏ、ＷＬ＋・・・・・・は主メモリ部１０のワー
ド線であるが、ダミーセル群Ｈのワード線ＷＬｄなどは
図示のようにＡ ｏ ＝ Ａ ＋＝Ｌ、・・・・・・Ｂ
ＡＮＫ＝Ｌで選択される。...BANK is disconnected from the gate of the MOS transistor), therefore the output of the NOR gate (input of the word driver WDo) is H, and the word driver WDo sets the word line WLo to H. (Select WL[+). Also, A a = A + = H1, so A
o=A+=0. --BANK=L therefore BANK=H
If so, word line WL+ is selected. These word lines WLo, WL+, . . . are the word lines of the main memory section 10, but the word lines WLd of the dummy cell group H, etc. are A o = A + = L, . . . as shown in the figure.・・B
Selected when ANK=L.
ＢＡＮＫ選択信号は主メモリ部１０又はダミーセル群Ｈ
のいずれを選択するかを指定する信号であるから１ビツ
トあればよく、そして通常動作時は主メモリ部１０を選
択し、試験時のみダミーセル群Ｈを選択するから、ＢＡ
ＮＫ選択信号は第４図の如き回路で発生できる。この図
でＱは闇値が通常電源電圧（Ｖｃｃ＝５Ｖ）より充分高
い（例えばＩＯＶ）ＭＯＳ）ランジスタで、ゲートは試
験用パッドＴＰは接続される。Ｒは抵抗で、トランジス
タＱと共に電源Ｖ ｃｃ、 Ｖ ｓｓ間に直列に接続
され、これらの直列接続点からインバータ■を介してＢ
ＡＮＫ信号が取出される。即ち試験時にバンドＴＰにＩ
ＯＶ以上の電圧を加えるトランジスタＱはオンになり、
インバータＩの出力従ってＢＡＮＫ信号はＬになる。通
常動作時にはパッドＴＰにはＩＯＶ以上というような高
電圧は加えられないからトランジスタＱはオフであり、
ＢＡＮＫ信号はＨ，ＢＡＮＫ信号はＬである。The BANK selection signal is sent to the main memory section 10 or the dummy cell group H.
Since it is a signal that specifies which one to select, one bit is sufficient, and since it selects the main memory section 10 during normal operation and selects the dummy cell group H only during testing, BA
The NK selection signal can be generated by a circuit as shown in FIG. In this figure, Q is a (for example, IOV) MOS) transistor whose dark value is sufficiently higher than the normal power supply voltage (Vcc=5V), and its gate is connected to the test pad TP. R is a resistor, which is connected in series with the transistor Q between the power supplies Vcc and Vss, and from the series connection point to B via the inverter
ANK signal is taken. In other words, when testing, I
Transistor Q, which applies a voltage above OV, turns on,
The output of inverter I therefore causes the BANK signal to become L. During normal operation, a high voltage higher than IOV is not applied to pad TP, so transistor Q is off.
The BANK signal is H and the BANK signal is L.
動作を説明すると、通常動作は主メモリ部１０に対して
行なわれる。即ちワードデコーダ１２にワードアドレス
及びＬであるＢＡＮＫ信号を入力して主メモリ部１０の
１ワード線を選択し、コラムアドレスをコラムデコーダ
１４に入力してコラム線選択を行ない、書込みなら切替
回路１６を通して８ビツトデータＤｏ＝Ｄｔを選択した
ビット線に与え、選択ワード線との交点のメモリセルに
該データを書込む。読出しならワード線選択で各ビット
線に生じた読出しデータをコラムデコーダ１４で選択し
、選択した８ビツトを切替回路１６を通して出力する。To explain the operation, normal operation is performed on the main memory section 10. That is, a word address and an L BANK signal are input to the word decoder 12 to select one word line of the main memory section 10, a column address is input to the column decoder 14 to select a column line, and for writing, the switching circuit 16 is input. 8-bit data Do=Dt is applied to the selected bit line through the line, and the data is written into the memory cell at the intersection with the selected word line. For reading, the column decoder 14 selects the read data generated on each bit line by word line selection, and outputs the selected 8 bits through the switching circuit 16.
試験は次の如くして行なう。即ちワードデコーダ１２で
主メモリ部１０のワード線選択を行なうとダミーセル群
Ｖのワード線を選択され、該ダミーセル群の８本のビッ
ト線にデータが出てくる。The test is conducted as follows. That is, when the word line of the main memory section 10 is selected by the word decoder 12, the word line of the dummy cell group V is selected, and data is output to the eight bit lines of the dummy cell group.
このデータは８ビツトあるから２５６種の区別が可能で
、従ってワード線が２５６本なら、どのワード線を選で
も異なる読出しデータを得ることが可能である。こうし
てワードデコーダ１２により主メモリ部１０のワード線
を選択し、切替回路１６によりダミーセル群Ｖの読出し
データＤｏ＝Ｄｔをチェックすることにより、ワードデ
コーダ１２のワード線選択が正しく行なわれているか否
かチェックすることができる。ワード線が２５６本以上
であると、８ビツトのダミーセル群■続出しデータでは
同じデータになって区別不可能なものも生じるが、この
場合はダミーセル群Ｖの読出しデータのビット数を増加
すればよい。Since this data has 8 bits, 256 types of data can be distinguished. Therefore, if there are 256 word lines, different read data can be obtained no matter which word line is selected. In this way, the word line of the main memory section 10 is selected by the word decoder 12, and the read data Do=Dt of the dummy cell group V is checked by the switching circuit 16, thereby determining whether or not the word line selection of the word decoder 12 is performed correctly. Can be checked. If the number of word lines is 256 or more, 8-bit dummy cell group V consecutive data may become the same data and cannot be distinguished; in this case, increasing the number of bits of read data in dummy cell group V good.
ワードデコーダ１２によりダミーセル群Ｈのワード線を
選択し、コラムデコーダによりビット線選択を行なうと
、該コラムデコーダの機能テストを行なうことができる
。即ちダミーセル群Ｈのセルに、一方のワード線に対し
てはビット線番号順に１．０，１．Ｏ，・・・・・・１
，０，１．Ｏ，・・・・・・と書込み、他方のワード線
に対してはビット線番号順に０．１，０，１．・・・・
・・ｏ、ｉ、ｏ、ｉ、・・・・・・と書込んでおくと、
上記一方のワード線を選択したときの読出しデータＤｏ
、ＤＩ、Ｄ２・・・・・・はコラムデコーダ１４が奇数
番ビット線を選択したとき１，１，１．・・・・・・、
偶数番ビット線を選択したとき０，０，０．・・・・・
・となり、ワードデコーダ１２が上記他方のワード線を
選択したときはこの逆になり、これらの読出しデータを
チェックすることによりコラムデコーダ１４の選択動作
の正常／異常をチェックすることができる。When the word line of dummy cell group H is selected by the word decoder 12 and the bit line is selected by the column decoder, the function of the column decoder can be tested. That is, for the cells of dummy cell group H, for one word line, 1.0, 1. O,...1
,0,1. Write 0, . . . to the other word line, and write 0.1, 0, 1, .・・・・・・
・・If you write o, i, o, i, ......,
Read data Do when one of the above word lines is selected
, DI, D2 . . . are 1, 1, 1 . . . when the column decoder 14 selects an odd numbered bit line.・・・・・・、
When an even numbered bit line is selected, 0, 0, 0.・・・・・・
When the word decoder 12 selects the other word line, the opposite is true. By checking these read data, it is possible to check whether the selection operation of the column decoder 14 is normal or abnormal.
ダミーセル群Ｈのワード線数も、主メモリ部１０のブロ
ック中のビット線数に対応させて、これらが３２本なら
６本、６４本なら７本・・・・・・にすれば（２ｘ＝ブ
ロツク内ビツト線数である該Ｘ本にすれば）、ワードデ
コーダ１２による該ワード線の選択と合わせて、コラム
デコーダ１４のビット線選択を正確にチェックすること
が可能である。The number of word lines in the dummy cell group H can also be made to correspond to the number of bit lines in the block of the main memory section 10, so if there are 32, there are six, and there are 64, there are seven, etc. (2x= If the number of bit lines in the block is X, it is possible to accurately check the bit line selection by the column decoder 14 in conjunction with the selection of the word line by the word decoder 12.
最終試験（ＦＴ）では■ワード線が正しく選択されてい
るか、■ビット線が正しく選択されているか、■メモリ
セルにデータを書込むことができるが、■メモリセルか
らデータを読出すことができるか、の試験をする必要が
ある。■ダミーセル群■を用いて、また■はダミーセル
群Ｈを用いて上記の如く行なうことができ、また■はデ
ータＤＱ〜Ｄ７をダミーセル群■及びＨへ書込むことに
より、そして■はこれらのデータを読出すことによりチ
ェックできる。この試験はパッドＴＰに高電圧を与えて
行なうが、パッドＴＰはチップをパッケージに収容した
あとでは触れられないから該パッドは独立した端子ピン
又は試験時に兼用できる通常端子ピンへ接触しておき、
該端子ピンを介して高電圧を加えられるようにしておく
。The final test (FT) examines whether ■ the word line is selected correctly, ■ the bit line is selected correctly, ■ it is possible to write data to the memory cell, and ■ it is not possible to read data from the memory cell. It is necessary to take a test. ■ Can be performed as described above using dummy cell group ■, and ■ can be performed using dummy cell group H, and ■ can be performed by writing data DQ to D7 to dummy cell groups ■ and H, and ■ can be performed by writing these data. This can be checked by reading out. This test is performed by applying a high voltage to the pad TP, but since the pad TP cannot be touched after the chip is housed in the package, the pad is brought into contact with an independent terminal pin or a normal terminal pin that can be used also during the test.
A high voltage can be applied through the terminal pin.
〔発明の効果〕
以上説明したように本発明によれば、主メモリ部のセル
それ自身はチェックできないものの、ワードデコーダ及
びコラムデコーダの動作保証、セル書込み及び読出し特
性の一応の保証を行なうことができ、ワンタイムＲＯＭ
内蔵マイクロコンピュータなどに適用して有効である。[Effects of the Invention] As explained above, according to the present invention, although the cells of the main memory section themselves cannot be checked, the operation of the word decoder and column decoder and the cell write and read characteristics can be guaranteed to some extent. Yes, one-time ROM
It is effective when applied to built-in microcomputers, etc.
第１図は本発明の実施例を示す説明図、第２図は第１図
のダミーセル群■の説明図、第３図はワードデコーダの
回路例を示す図、第４図はバンク選択信号の発生回路例
を示す図である。
図面で１０は主メモリ部、１２はワードデコーダ、１４
はコラムデコーダ、１６は切替回路である。FIG. 1 is an explanatory diagram showing an embodiment of the present invention, FIG. 2 is an explanatory diagram of the dummy cell group ■ in FIG. 1, FIG. 3 is a diagram showing an example of a word decoder circuit, and FIG. FIG. 3 is a diagram showing an example of a generating circuit. In the drawing, 10 is a main memory section, 12 is a word decoder, and 14
1 is a column decoder, and 16 is a switching circuit.
Claims (1)
とビット線の各交点に消去不可能なメモリセルを配設し
た主メモリ部と、該ワード線を選択するワードデコーダ
と、該ビット線を選択するコラムデコーダを備えるワン
タイムＲＯＭの試験回路において、 前記主メモリ部に沿ってビット線方向にダミーセル群Ｖ
をまたワード線方向にダミーセル群Ｈを設け、 ダミーセル群りには主メモリ部のワード線を延長させ、
そして２＾ｎが該ワード線の数に等しいｎ本のビット線
を配置してこれらのビット線とワード線の各交点にダミ
ーセルを配設し、 ダミーセル群Ｈには主メモリ部のビット線を延長させ、
また複数本のワード線を配置してこれらのワード線とビ
ット線の各交点にダミーセルを配置し、 前記ワードデコーダにダミーセル群Ｈのワード線も選択
させ、また主メモリ部のビット線出力及びダミーセル群
Ｖのビット線出力のいずれか一方を選択する切替回路を
設けてなることを特徴とするワンタイムＲＯＭの試験回
路。[Scope of Claims] A main memory section having a large number of word lines and bit lines, with non-erasable memory cells arranged at each intersection of these word lines and bit lines, and a word for selecting the word lines. In a one-time ROM test circuit comprising a decoder and a column decoder for selecting the bit line, a dummy cell group V is provided along the main memory section in the bit line direction.
In addition, a dummy cell group H is provided in the word line direction, and the word line of the main memory section is extended to the dummy cell group.
Then, n bit lines, where 2^n is equal to the number of word lines, are arranged, and dummy cells are arranged at each intersection of these bit lines and word lines, and the bit lines of the main memory section are arranged in the dummy cell group H. extend it,
Further, a plurality of word lines are arranged and dummy cells are arranged at each intersection of these word lines and bit lines, and the word line of the dummy cell group H is also selected by the word decoder, and the bit line output of the main memory section and the dummy cell are 1. A one-time ROM test circuit comprising a switching circuit for selecting one of group V bit line outputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267895A JPS62128099A (en) | 1985-11-28 | 1985-11-28 | Test circuit for one-time rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267895A JPS62128099A (en) | 1985-11-28 | 1985-11-28 | Test circuit for one-time rom |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128099A true JPS62128099A (en) | 1987-06-10 |
Family
ID=17451112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267895A Pending JPS62128099A (en) | 1985-11-28 | 1985-11-28 | Test circuit for one-time rom |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128099A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208795A (en) * | 1988-02-16 | 1989-08-22 | Toshiba Corp | Semiconductor storage device |
| JPH0218800A (en) * | 1988-07-05 | 1990-01-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH04106800A (en) * | 1990-08-27 | 1992-04-08 | Matsushita Electron Corp | Read-only semiconductor memory device |
| JPH0515200U (en) * | 1991-08-07 | 1993-02-26 | 日本電気アイシーマイコンシステム株式会社 | Mask ROM |
| JP2001210098A (en) * | 2000-01-26 | 2001-08-03 | Fujitsu Ltd | Semiconductor memory and method for detecting defect of word line of semiconductor memory |
| US8437194B2 (en) | 2009-10-01 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
| JPS59162699A (en) * | 1983-03-07 | 1984-09-13 | Hitachi Micro Comput Eng Ltd | Read-only memory |
| JPS60131700A (en) * | 1983-12-20 | 1985-07-13 | Nec Corp | Non-volatile semiconductor memory |
-
1985
- 1985-11-28 JP JP60267895A patent/JPS62128099A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
| JPS59162699A (en) * | 1983-03-07 | 1984-09-13 | Hitachi Micro Comput Eng Ltd | Read-only memory |
| JPS60131700A (en) * | 1983-12-20 | 1985-07-13 | Nec Corp | Non-volatile semiconductor memory |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208795A (en) * | 1988-02-16 | 1989-08-22 | Toshiba Corp | Semiconductor storage device |
| JPH0218800A (en) * | 1988-07-05 | 1990-01-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH04106800A (en) * | 1990-08-27 | 1992-04-08 | Matsushita Electron Corp | Read-only semiconductor memory device |
| JPH0515200U (en) * | 1991-08-07 | 1993-02-26 | 日本電気アイシーマイコンシステム株式会社 | Mask ROM |
| JP2001210098A (en) * | 2000-01-26 | 2001-08-03 | Fujitsu Ltd | Semiconductor memory and method for detecting defect of word line of semiconductor memory |
| US8437194B2 (en) | 2009-10-01 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100538883B1 (en) | Semiconductor memory apparatus | |
| EP0836142B1 (en) | Semiconductor memory capable of mapping bad blocks | |
| US5999450A (en) | Electrically erasable and programmable non-volatile memory device with testable redundancy circuits | |
| KR950020748A (en) | Semiconductor memory | |
| US5777924A (en) | Flash memory array and decoding architecture | |
| JPH035995A (en) | Nonvolatile semiconductor memory device | |
| US5579266A (en) | Semiconductor memory device | |
| US5007026A (en) | Method for the testing of one time programmable memories and corresponding memory | |
| JP4346526B2 (en) | Semiconductor integrated circuit device | |
| JPH0229987A (en) | Semiconductor memory circuit | |
| KR970003266A (en) | Nonvolatile Semiconductor Memory | |
| KR100277268B1 (en) | Semiconductor memory device | |
| EP0309180A2 (en) | Semiconductor non-volatile memory device | |
| JP2591923B2 (en) | 2-row address decoding and selection circuit | |
| US5287318A (en) | Semiconductor memory | |
| JPS62128099A (en) | Test circuit for one-time rom | |
| JP3542637B2 (en) | Current measuring method and microcontroller system | |
| US6392945B2 (en) | Semiconductor memory device | |
| JPH0313680B2 (en) | ||
| JP2003122638A (en) | Semiconductor integrated circuit device | |
| US5986957A (en) | Semiconductor device and applied system device thereof | |
| US5291448A (en) | Zone-segregated circuit for the testing of electrically programmable memory cells | |
| JP4125448B2 (en) | Semiconductor memory device | |
| KR100351000B1 (en) | Semiconductor integrated circuit device | |
| JPH03105794A (en) | Writing circuit for eprom |