KR100351000B1 - Semiconductor integrated circuit device - Google Patents
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Abstract
게이트가 워드선에 접속되고, 소스/드레인의 일측이 데이터선에 접속된 어드레스 선택용 MOSFET와 상기 어드레스 선택용 MOSFET에 직렬 형태로 접속되어 얇은 절연막을 유전체로 하는 캐패시터로 되는 메모리셀에 대해서, 기록동작시 상기 어드레스 선택용 MOSFET를 온상태로 하는 것에 의해 선택된 캐패시터에 대해서 상기 데이터선과 상기 캐패시터의 공통전극 사이에 공급된 통상 동작전압보다 고전압을 인가하고, 판독동작시 상기 데이터선에 공급되는 프리차지 전압과 다른 전압을 상기 캐패시터의 공통전극에 공급하여 상기 데이터선의 전위변화를 센스앰프에 의해 센스하도록 한다. 따라서, 상기 구조가 상기 프로그래머블 ROM으로서 사용된다.Write to a memory cell in which a gate is connected to a word line, one side of a source / drain is connected to a data line, and is connected in series to the address selection MOSFET to form a capacitor having a thin insulating film as a dielectric. In operation, a voltage higher than a normal operating voltage supplied between the data line and the common electrode of the capacitor is applied to the selected capacitor by turning on the address selection MOSFET, and a precharge supplied to the data line during a read operation. A voltage different from the voltage is supplied to the common electrode of the capacitor to sense the potential change of the data line by the sense amplifier. Thus, the structure is used as the programmable ROM.
Description
본 발명은 반도체 집적회로장치에 관한 것으로, 예를들면 대기억용량화를 도모한 다이내믹형 RAM(랜덤ㆍ액세스ㆍ메모리)이나 EPROM(이레이저블 & 프로그래머블ㆍ리이드ㆍ오운리ㆍ메모리)의 결함 구제기술 등에 이용해서 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device. For example, a defect remedy technique of a dynamic RAM (random access memory) and an EPROM (erasable & programmable lead / orange memory) aimed at increasing atmospheric storage capacity is provided. The present invention relates to a technology effective for use.
반도체 메모리장치에서의 결함 구제기술로서, 퓨즈(fuse)를 사용해서 불량 어드레스를 기억시키고, 결함비트를 포함하는 행 또는 열(워드선 또는 데이터선)을 일괄하여 용장을 위한 예비 행 또는 열(예비 워드선 또는 예비 데이터선)로 치환하는 것에 의해 행해지는 것이 있다. 이와 같이 퓨즈를 사용한 결함 구제기술에 관해서는, 예를들면 일본국 특개소 60-89899호 공보, 특개소 63-79298호 공보 등이 있다.As a defect repair technique in a semiconductor memory device, a defective address is stored using a fuse, and a row or column (word line or data line) containing a defect bit is collectively prepared as a spare row or column (reservation) for redundancy. A word line or a preliminary data line). As described above, for example, Japanese Patent Laid-Open Publication No. 60-89899, Japanese Patent Laid-Open Publication No. 63-79298, and the like, have been made as to a defect repair technique using a fuse.
상기와 같이 퓨즈를 사용해서 불량 어드레스를 기억시키는 기술에서는, 최신의 반도체 기술에 의한 미세화를 고려하더라도 그 피치(pitch)가 약 10㎛이고, 길이가 약 20㎛와 같이 큰 에리어(area)를 필요로 해버린다는 문제가 있다. 본원 발명자에 있어서는 소자의 미세화에 따라 소자 내압이 전체로 해서 저하해버리는 경향이 있는 것, 특히 다이내믹형 메모리셀에서는 작은 면적에서 큰 용량치를 얻기 위해 캐패시터의 유전체막이 얇게 형성되는 결과, 그 내압이 비교적 작게 되어버린다는 문제점을 반대의 발상에 따라 ROM으로서 사용하는 것을 생각하였다. 결국, 다이내믹형 메모리셀을 불휘발성의 ROM으로서 사용하도록 하면, 1비트의 기억에 필요한 면적이 상기 퓨즈를 사용하는 경우의 약 1/60으로 대폭 저감할 수 있고, 더구나 다이내믹형 RAM의 프로세스를 그대로 이용할 수 있기 때문에 레이아웃의 고안에 의해 메모리 액세스도 고속으로 할 수 있다는 것을 알았다.In the technique of storing a defective address by using a fuse as described above, even if the miniaturization by the latest semiconductor technology is taken into consideration, a pitch having a pitch of about 10 μm and a length of about 20 μm is required. There is a problem. In the present inventors, the device breakdown voltage tends to decrease as a whole as the device becomes smaller, especially in a dynamic memory cell, and as a result, the dielectric film of the capacitor is formed thin so as to obtain a large capacitance value in a small area. The problem of becoming small was considered to be used as a ROM according to the opposite idea. As a result, when the dynamic memory cell is used as a nonvolatile ROM, the area required for 1-bit storage can be greatly reduced to about 1/60 of the case of using the fuse, and the process of the dynamic RAM is left as it is. Since it can be used, it has been found that memory access can be made faster by devising a layout.
본 발명의 목적은 전기적으로 기록 가능하고, 고집적화가 가능한 ROM을 구비한 반도체 집적회로장치를 제공하는 것에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device having a ROM which is electrically recordable and highly integrated.
본 발명의 다른 목적은 반도체 기억회로의 효율 좋은 결함구제가 가능하게 된 반도체 집적회로장치를 제공하는 것에 있다.Another object of the present invention is to provide a semiconductor integrated circuit device which enables efficient defect repair of a semiconductor memory circuit.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
상기 목적을 달성하기 위해 대표적인 구성을 간단히 설명하면 아래와 같다. 즉, 워드선에 게이트가 접속되고, 드레인/소스의 한쪽이 데이터선에 접속된 어드레스 선택용 MOSFET와, 이러한 어드레스 선택용 MOSFET에 직렬형태로 접속되어 얇은 절연막을 유전체로 하는 캐패시터로 구성되는 메모리셀에 대해서, 결함구제를 위한 기록동작 또는 프로그램의 경우에는 상기 어드레스 선택용 MOSFET를 온상태로하여, 선택된 캐패시터에 대해서 데이터선과 캐패시터의 공통전극 사이에서 통상 동작시에 비해서 고전압을 인가하여 절연파괴를 생기게하며, 판독동작의 경우에는 데이터선에 공급되는 프리차지 전압과는 다른 전압을 캐패시터의 공통전극에 공급하여 데이터선의 전위변화를 센스앰프에 의해 센스하도록 해서 프로그래머블 ROM으로서 사용한다.In order to achieve the above object, a brief description will be given below. That is, a memory cell comprising an address selection MOSFET in which a gate is connected to a word line and one of the drain / source is connected to a data line, and a capacitor connected in series to such an address selection MOSFET in a thin insulating film as a dielectric material. On the other hand, in the case of a write operation or a program for defect repair, the address selection MOSFET is turned on, and a high voltage is applied between the data line and the common electrode of the capacitor to the selected capacitor, resulting in insulation breakdown. In the read operation, a voltage different from the precharge voltage supplied to the data line is supplied to the common electrode of the capacitor so that the potential change of the data line is sensed by the sense amplifier and used as a programmable ROM.
상기한 수단에 의하면, 프로그래머블(programmable) ROM을 구성하는 메모리셀을 다이내믹형 메모리셀과 같은 사이즈(size)로 할 수 있고, 그 결과 반도체 집적회로장치에서 다이내믹형 메모리셀과 동일한 사이즈의 고집적화된 프로그래머블ROM을 내장시킬 수 있다.According to the above means, the memory cells constituting the programmable ROM can be the same size as the dynamic memory cells, and as a result, highly integrated programmable memory having the same size as the dynamic memory cells in the semiconductor integrated circuit device. ROM can be embedded.
제1도에는 본 발명에 관한 프로그래머블 ROM(Read Only Memory)을 사용하여 랜덤(random) 결함구제가 행해지는 다이내믹형 RAM(Random Access Memory)의 일실시예의 주요부 블록도가 나타나 있다. 본 실시예에서는 메모리 어레이가 1개로 구성되어 있지만 그 기억용량에 응해서 실제로는 복수의 매트(mat) 또는 블럭으로 분할된다. 혹은, 동도면은 분할되어 있는 복수의 메모리어레이중 1개의 메모리어레이와, 그 어드레스 선택회로를 기능적으로 나타내고 있는 것으로 이해해도 된다.FIG. 1 shows a block diagram of the main part of an embodiment of a dynamic random access memory (RAM) in which random defect relief is performed using a programmable read only memory (ROM) according to the present invention. In the present embodiment, the memory array is composed of one, but it is actually divided into a plurality of mats or blocks depending on the storage capacity. Alternatively, the same figure may be understood as functionally showing one memory array and its address selection circuit among a plurality of divided memory arrays.
특별히 제한되지 않지만, 다이내믹형 RAM은 어드레스 멀티플렉스 방식을 취한다. 이 경우, 실제상의 다이내믹형 RAM은 제1도의 주요부 블록과 함께, 외부에서 칩 선택신호로 간주되는 로 어드레스 스트로브신호, 컬럼 어드레스 스트로브 신호 및 라이트 이네이블신호를 받아서 각종 타이밍신호를 형성하는 타이밍 발생회로, 리프레쉬(refresh) 제어회로, 외부에서 정(正)의 전원전압에 의해 동작되는 메모리어레이 등에 공급해야 할 부(負)전압(백바이어스 전압)을 형성하는 백바이어스전압 발생회로, 메모리어레이의 워드선에 공급해야 할 고전압을 형성하는 고전압 발생회로, 메모리어레이의 캐패시터의 공통전극에 공급해야할 비교적 낮은 레벨의 전압을 형성하는 플레이트전압 발생회로 등을 가진다. 그러나, 이들 개개의 회로의 구성은 본 발명에 직접 관계가 없으므로 제1도에는 그 도시를 생략하고 있다.Although not particularly limited, the dynamic RAM takes an address multiplex method. In this case, the actual dynamic RAM, together with the main block of FIG. 1, is a timing generation circuit that receives a low address strobe signal, a column address strobe signal, and a write enable signal, which are externally regarded as chip select signals, to form various timing signals. , A refresh control circuit, a back bias voltage generation circuit for forming a negative voltage (back bias voltage) to be supplied to a memory array operated by a positive power supply voltage externally, a word of a memory array A high voltage generation circuit for forming a high voltage to be supplied to a line, a plate voltage generation circuit for forming a voltage of a relatively low level to be supplied to a common electrode of a capacitor of a memory array, and the like. However, since the configuration of these individual circuits is not directly related to the present invention, the illustration is omitted in FIG.
X어드레스 버퍼(X-AB)와 Y어드레스 버퍼(Y-AB)는 도시하지 않은 타이밍 발생회로에서 발생되는 타이밍 신호에 응해서 공통의 어드레스단자(ADD)에서 시계열적으로 입력되는 어드레스신호(ADD)를 그것과 동기해서 각각의 제어단자에서 공급되는 어드레스 스트로브신호(RAS,CAS)에 따라 받아들인다. 로 어드레스 스트로브신호(RAS)에 동기해서 X어드레스버퍼(X-AB)로 받아들여진 X어드레스신호는 X디코더회로(X-DEC)에 의해 X어드레스신호의 해독이 행해지고, 워드드라이버(WD)를 통해서 복수의 워드선에서 1개의 워드선 선택동작이 행해진다. 컬럼 어드레스 스트로브신호(CAS)에 동기해서 Y어드레스버퍼(Y-AB)로 받아들여진 Y어드레스신호는 후술하는 비교회로(CMP), 기록회로(PROGRAM) 및 선택회로를 통해서 Y디코더회로(Y-DEC)로 입력되고, 여기서 어드레스신호의 해독이 행해져 복수의 데이터선에서 l쌍의 비트선의 선택신호가 형성된다.The X address buffer X-AB and the Y address buffer Y-AB receive an address signal ADD input in time series from a common address terminal ADD in response to a timing signal generated by a timing generating circuit (not shown). In synchronism with it, it is accepted according to the address strobe signals RAS and CAS supplied from the respective control terminals. The X address signal received by the X address buffer (X-AB) in synchronization with the low address strobe signal RAS is decoded by the X decoder circuit (X-DEC), and the word driver WD is used. One word line selection operation is performed on the plurality of word lines. The Y address signal received as the Y address buffer (Y-AB) in synchronization with the column address strobe signal (CAS) is obtained by the Y decoder circuit (Y-DEC) through a comparison circuit (CMP), a writing circuit (PROGRAM), and a selection circuit described later. The address signal is read out to form a selection signal of l pairs of bit lines from a plurality of data lines.
동도면에 있어서, Y디코더회로(Y-DEC)에서 메모리어레이부로 신호선이 연장되도록 나타나 있지만, 이것은 Y어드레스신호에 의해 지정되는 메모리셀을 표현하기 위한 것이고, 실제로 메모리어레이부에는 상보적인 신호를 전달하는 데이터선 쌍이 배치되어 있고, 그 데이터선 쌍은 Y디코드신호에 의해 스위치 제어되는 Y디코더회로(Y-DEC)내의 도시하지 않은 컬럼 스위치를 통해서 도시하지 않은 입출력선에 접속된다. Y디코더회로(Y-DEC)는 상기 컬럼스위치를 선택하는 선택신호를 형성한다.In the figure, the signal lines are shown extending from the Y decoder circuit Y-DEC to the memory array section, but this is for representing the memory cells designated by the Y address signal, which actually transmits a complementary signal to the memory array section. A data line pair is arranged, and the data line pair is connected to an input / output line (not shown) through a column switch (not shown) in the Y decoder circuit Y-DEC controlled by the Y decode signal. The Y decoder circuit Y-DEC forms a selection signal for selecting the column switch.
특별히 제한되지 않지만, 본 실시예에서는 다이내믹형 RAM으로서의 메모리어레이는 통상의 데이터 판독, 기록을 행하는 정규회로로서의 메모리어레이(M-ARY)와, 데이터선 단위로의 결함구제를 행하는 제1 용장어레이(R-ARY1)와, 비트 단위로의 결함구제를 행하는 제2 용장회로(R-ARY2)로 구성된다. 상기 제1 용장회로(R-ARY1)는 종래와 같이 데이터선 단위의 결함구제를 행하는 것이고, 불량 Y어드레스를 기억하는 기억회로와, 이러한 기억회로의 기억정보와 Y어드레스버퍼(Y-AB)를 통해서 입력된 Y어드레스신호를 비교하는 비교회로를 구비한 용장절환회로(R-YDE)에 의해 불량 Y어드레스가 선택되면 메모리어레이(M-ARY)의 데이터선에 대신해서 제1 용장회로(R-ARY1)의 데이터선으로 절환한다. 상기 불량 Y어드레스의 기억회로는 종래와 같이 퓨즈를 사용해서 구성된다.Although not particularly limited, in this embodiment, the memory array as the dynamic RAM includes a memory array (M-ARY) as a regular circuit for performing normal data reading and writing, and a first redundant array for performing defect relief in units of data lines. R-ARY1) and a second redundant circuit R-ARY2 that performs defect relief in units of bits. The first redundant circuit R-ARY1 performs defect relief on a data line basis as in the prior art, and stores a defective Y address, a memory circuit for storing the defective Y address, and the storage information and the Y address buffer Y-AB of such a memory circuit. If the bad Y address is selected by the redundant switching circuit R-YDE having a comparison circuit for comparing the Y address signals inputted through the first redundant circuit R- instead of the data line of the memory array M-ARY. Switch to the data line of ARY1). The bad Y address memory circuit is constructed using a fuse as in the prior art.
상기 다이내믹형 RAM으로서 메모리어레이에 대응하여 설치된 센스앰프(SA1)는 이러한 메모리어레이(M-ARY)의 상보데이터선 쌍으로 판독된 미소한 기억정보를 증폭하고, 상기 판독동작에 의해 기억전하를 잃어버리려 했던 메모리 셀에 대해서 재기록 한다. 쉐어드(shared) 센스앰프 방식을 채용하는 경우에는 센스앰프(SA1)를 중심으로 해서 좌우에 메모리어레이 또는 메모리 매트가 배치되는 것이다. 이와 같이 센스앰프(SA1)는 판독신호의 증폭동작과 메모리셀로의 재기록동작을 행하기 위해서, 종래의 다이내믹형 RAM의 센스앰프와 같은 타이밍신호에 의해 그 동작이 제어되는 CMOS래치(latch) 회로가 사용된다.The sense amplifier SA1 provided in correspondence with a memory array as the dynamic RAM amplifies the microscopic memory information read out from the complementary data line pair of the memory array M-ARY, and loses the memory charges by the read operation. Rewrite the memory cell that you tried to discard. When the shared sense amplifier method is adopted, memory arrays or memory mats are arranged on the left and right sides of the sense amplifier SA1. In this way, the sense amplifier SA1 is a CMOS latch circuit whose operation is controlled by a timing signal such as a sense amplifier of a conventional dynamic RAM in order to perform an amplification operation of a read signal and a rewrite operation to a memory cell. Is used.
동도면에 있어서는, 상기 Y디코더회로(Y-DEC) 및 용장절환회로(R-YED)에 포함되는 입출력선은 도면의 종방향으로 연장되어 Y디코더회로(Y-DEC)내의 상기 컬럼스위치를 통해서 메모리어레이 각각의 데이터선 쌍과 선택적으로 접속된다. 이들 입출력선은 다음에 설명하는 바와 같이 비트단위로 랜덤 결함구제를 행하기 위해 설치된 선택회로(SELECT)를 통해서 입출력 회로(I/O)와 접속되고, 데이터의 받아들임 또는 데이터의 출력을 행한다.In the drawing, the input / output lines included in the Y decoder circuit Y-DEC and the redundancy switching circuit R-YED are extended in the longitudinal direction of the drawing through the column switch in the Y decoder circuit Y-DEC. It is selectively connected to each data line pair of each memory array. These input / output lines are connected to the input / output circuit I / O through a selection circuit SELECT provided for performing random defect relief in units of bits as described below, and receive data or output data.
상기 워드선(WL0,WL1,…)에는 본 발명에 관한 프로그래머블 ROM(ROM-ARY)도접속된다. 이 프로그래머블 ROM은 상기 다이내믹형 RAM의 메모리어레이와 동일한 구조로 된 다이내믹형 메모리셀에서의 캐패시터의 유전체막(절연막)을 파괴하는 것에 의해 데이터의 기록 또는 프로그램이 실시된다. 이 프로그래머블 ROM에는 상기 워드선상에 존재하는 결함셀의 Y어드레스신호가 기록된다.The word lines WL0, WL1, ... are also connected to a programmable ROM (ROM-ARY) according to the present invention. The programmable ROM writes or programs data by destroying the dielectric film (insulating film) of the capacitor in the dynamic memory cell having the same structure as the memory array of the dynamic RAM. In this programmable ROM, the Y address signal of a defective cell existing on the word line is recorded.
프로그래머블 ROM은 다이내믹형 RAM의 메모리어레이와 같이 캐패시터의 공통전극으로 되는 플레이트 전극을 가진다. 이 경우, 프로그래머블 ROM의 플레이트 전극은 캐패시터의 유전체막 파괴에 의해 프로그램을 가능하게 하도록 다이내믹형 RAM의 메모리어레이와 전기적으로 분리된다. 그 상세는 제3도를 참조하는 설명에 의해 보다 명백해진다.The programmable ROM has a plate electrode that serves as a common electrode of a capacitor, like a memory array of a dynamic RAM. In this case, the plate electrode of the programmable ROM is electrically separated from the memory array of the dynamic RAM to enable programming by breaking the dielectric film of the capacitor. The details are made clearer by the description referring to FIG.
결국, 다이내믹형 RAM의 X디코더회로(X-DEC)의 출력신호선, 바꾸어 말하자면, 다이내믹형 RAM의 워드선에 프로그래머블 ROM을 구성하는 상기 메모리셀이 접속된다. 이것에 의해 프로그래머블 ROM의 어드레스 선택회로의 간소화를 도모하도록 하는 것이다. 예를들면, 메모리어레이의 워드선에 대해서 12개의 비트선 또는 데이터선(B0∼B11)을 교차시키고, 이 교차부에 둥근원()으로 나타낸 바와 같이 상기 메모리셀을 설치하도록 한다.As a result, the memory cell constituting the programmable ROM is connected to the output signal line of the X decoder circuit X-DEC of the dynamic RAM, in other words, the word line of the dynamic RAM. As a result, the address selection circuit of the programmable ROM can be simplified. For example, twelve bit lines or data lines B0 to B11 intersect with word lines of a memory array, and a round circle ( As shown by), the memory cell is installed.
이 구성에서는 다이내믹형 RAM의 X어드레스의 선택동작에 의해 동시에 프로그래머블 ROM의 액세스가 행해지고, 12개의 비트선(B0∼B11)에서는 불량 Y어드레스에 대응한 1과 0의 신호가 출력된다. 이들 신호는 센스앰프(SA2)에 의해 증폭되어 비교회로(CMP)의 한쪽 입력으로 공급되고, 이러한 비교회로(CMP)에 의해 Y어드레스 버퍼(Y-AB)에서 출력되는 Y어드레스신호와 비교된다. 프로그래머블 ROM의 메모리셀로서는 상술과 같이 다이내믹형 메모리셀과 동일한 구조의 것을 사용하지만, 캐패시터의 유전체막에 절연파괴를 일으켜 정보기억을 행하는 것과 같이 기억동작원리, 그 자체가 다르므로, 센스앰프(SA2)는 다이내믹형 메모리셀과 같은 재기록동작이 불필요하게 된다. 그러므로, 센스앰프(SA2)는 후술하는 제12도에 나타낸 차동증폭회로를 이용한 센스앰프에 의해 구성된다.In this configuration, the programmable ROM is simultaneously accessed by the X address selection operation of the dynamic RAM, and the 12 bit lines B0 to B11 output 1 and 0 signals corresponding to the bad Y addresses. These signals are amplified by the sense amplifier SA2 and supplied to one input of the comparison circuit CMP, and compared with the Y address signals output from the Y address buffer Y-AB by the comparison circuit CMP. As the memory cell of the programmable ROM, the same structure as that of the dynamic memory cell is used as described above. However, since the memory operation principle is different from that of the dielectric film of the capacitor, which causes information storage, the sense amplifier (SA2) is used. ) Does not require a rewrite operation such as a dynamic memory cell. Therefore, the sense amplifier SA2 is constituted by a sense amplifier using a differential amplifier circuit shown in FIG. 12 described later.
상기와 같은 메모리셀을 사용한 경우에는 프로그래머블 ROM을 다이내믹형 RAM의 메모리어레이와 일체로 구성할 수 있고, 더구나 프로그래머블 ROM의 메모리셀로서 다이내믹형 RAM의 메모리어레이의 메모리셀과 동일한 구조의 것을 사용한 것이므로 프로그래머블 ROM을 형성하기 위해 특별한 제조프로세스를 필요로 하지 않는다. 그리고, 어드레스 디코더와 워드선을 다이내믹형 RAM에서 통상 사용하는 것과 공용할 수 있으므로, 프로그래머블 ROM에 의해 대폭적인 점유면적의 축소를 도모할 수 있다. 1개의 워드선상에 존재하는 2개 이상의 결함셀을 구제하는 경우에는, 그 구제하는 결함셀의 수에 대응해서 상기와 같은 비트선이나 비교회로(CMP)의 수를 증가시키면 된다.In the case where the above-described memory cells are used, the programmable ROM can be integrally formed with the memory array of the dynamic RAM. Furthermore, since the programmable ROM memory cell uses the same structure as the memory cell of the memory array of the dynamic RAM, the programmable ROM is programmable. No special manufacturing process is required to form the ROM. Since the address decoder and the word line can be shared with those normally used in the dynamic RAM, the programmable ROM can significantly reduce the occupied area. In the case of repairing two or more defective cells existing on one word line, the number of bit lines and the comparison circuit CMP as described above may be increased in correspondence with the number of the defective cells to be removed.
상기 프로그래머블 ROM은 상기와 같이 특정의 워드선에 1개의 랜덤 결함셀이 존재하는 경우, 그 워드선에 대응한 X어드레스에 결함셀이 존재하는 Y어드레스를 기억회로(PROGRAM)에 기억시킨다. 특별히 제한하지 않지만, 워드선상에 결함셀이 존재하지 않는 경우에는 기록회로(PROGRAM)로 어드레스의 기록이 행해지지 않고, 그때 Y어드레스는 초기 데이터, 예를들면 모두 0으로 설정된다. 따라서, 각 워드선에서 결함이 존재하지 않는 경우라도 Y어드레스 신호가 모두 0에 대응한 어드레스에 결함셀이 존재하는 것으로 간주되어 통상의 데이터 기록/판독을 행하는 메모리어레이에 대신해서 용장회로가 선택되는 불리함 생긴다.The programmable ROM stores, in the memory circuit PROGRAM, the Y address in which the defective cell exists in the X address corresponding to the word line when one random defective cell exists in a specific word line as described above. Although not particularly limited, when a defective cell does not exist on the word line, address writing is not performed by the writing circuit PROGRAM, and the Y address is then set to initial data, for example, all zeros. Therefore, even if there is no defect in each word line, the defective cell is considered to be present at an address corresponding to all zero address signals, and a redundant circuit is selected in place of the memory array which performs normal data writing / reading. Disadvantage occurs.
그래서, 기억시키는 Y어드레스에 1비트의 플래그(flag)를 추가하고, 이 비트에 1을 기록하는 것에 의해, 기억된 Y어드레스가 불량 어드레스인 것을 나타내도록 하여도 된다. 이 경우에는 프로그래머블 ROM에서 출력된 플래그가 1일때만 비교회로(CMP)의 출력신호가 유효하게 된다. 이와 같이 하면, 각 워드선에서 결함이 존재하지 않는 경우라도 프로그래머블 ROM의 기억소자의 초기 데이터에 대응한 어드레스에 결함셀이 존재하는 것으로 간주되어 버리는 것을 방지할 수 있다.Therefore, by adding a 1-bit flag to the Y address to be stored and writing 1 to this bit, it may be indicated that the stored Y address is a bad address. In this case, the output signal of the comparison circuit CMP becomes valid only when the flag output from the programmable ROM is one. In this way, even if no defect exists in each word line, it is possible to prevent the defective cell from being regarded as being present at an address corresponding to the initial data of the storage element of the programmable ROM.
동도면에 있어서, 흑색 동그라미로 예시된 위치에 랜덤 결함셀이 존재하는 경우, 결함셀이 존재하는 워드선(X어드레스)에 프로그래머블 ROM을 지정하여 상기 워드선상의 Y어드레스를 기억시킨다. 이와 같은 구성을 채용하는 것에 의해 약 16M비트의 대기억 용량을 가진 다이내믹형 RAM에서도 1개의 결함셀에 대해서 12비트로 되는 Y어드레스를 기억시키는 것만으로 된다. 상기와 같은 다이내믹형 RAM의 경우, X어드레스가 4K이므로 프로그래머블 ROM으로서는 4K12=48K 비트의 작은 기억용량을 가지면 된다.In the same figure, when a random defective cell exists at the position illustrated by the black circle, a programmable ROM is assigned to a word line (X address) in which the defective cell exists to store the Y address on the word line. By adopting such a configuration, even in a dynamic RAM having a storage capacity of about 16M bits, the Y address of 12 bits is stored for one defective cell. In the case of the dynamic RAM as described above, since the X address is 4K, the programmable ROM is 4K. We need a small memory of 12 = 48K bits.
상기와 같이 약 4K개의 워드선상에 각각 1개까지 결함셀이 있는 것을 조건으로 해서, 최대 약 4K 비트의 결함셀을 상기와 같이 48K 비트의 기억용량을 가진 프로그래머블 ROM과, 12비트의 비교동작을 행하는 1개의 비교회로 및 1열분의 용장셀로 되는 제2용장회로(R-ARY2)에 의해 구제할 수 있다. 이 경우, 데이터선 단위로 결함 데이터선(DEFECT LINE)의 결함구제를 행하는 제1 용장회로(R-ARY1)에서 상기결함셀이 발생하여도 그것을 구제할 수 있다. 이와 같은 불량 어드레스의 지정방식을 채용하는 것에 의해 랜덤 결함셀을 특정하기 위한 기억회로의 간소화 및 결함셀로의 액세스를 검출하는 비교회로의 대폭적인 간소화를 도모할 수 있다.Assuming that there are up to one defective cell on each of about 4K word lines as described above, a programmable ROM having a storage capacity of up to about 4K bits as described above and a 48-bit storage cell are operated as described above. It can save by the 2nd redundant circuit R-ARY2 used as one comparison circuit and a redundant cell for 1 column. In this case, even if the defective cell is generated in the first redundant circuit R-ARY1 which performs defect relief of the defective data line DEFECT LINE on a data line basis, it can be repaired. By adopting such a bad address designation method, it is possible to greatly simplify the memory circuit for specifying the random defective cells and the comparison circuit for detecting access to the defective cells.
본 실시예의 다이내믹형 RAM의 X어드레스의 선택동작은 상기 결함이 존재하는 메모리어레이와 용장회로가 동시에 액세스된다. 그리고, Y어드레스신호의 입력에 의해 불량으로 판정되면 선택회로(SELECT)에 의해 데이터선을 절환한다. 결국, Y어드레스의 선택시간을 이용해서 결함셀을 용장셀로 절환하는 것이기 때문에 메모리 액세스 시간의 고속화가 가능하게 된다. 이와 같이, 결함이 존재하는 경우와 존재하지 않는 경우와의 시간에 차이가 없게 되므로 결함구제를 행하는 경우 메모리액세스를 고속화할 수 있다.In the selection operation of the X address of the dynamic RAM of the present embodiment, the memory array in which the defect is present and the redundant circuit are simultaneously accessed. If it is determined that the Y address signal is bad, the data line is switched by the selection circuit SELECT. As a result, since the defective cell is switched to the redundant cell by using the selection time of the Y address, the memory access time can be increased. In this way, there is no difference in time between when a defect is present and when it does not exist, so that memory access can be speeded up when performing a defect repair.
기록회로(PROGRAM)는 프로그래머블 ROM(ROM-ARY)으로 결함 Y어드레스의 기록동작시, 바꾸어 말하면, 프로그램 동작시에 유효하게 되어 적어도 프로그램머블 ROM을 구성하는 메모리셀의 캐패시터가 접속된 공통전극(플레이트전극)에 워드선의 선택레벨에 대응한 고전압을 공급하여, 캐패시터의 유전체막을 파괴시키는 경우에는 비트선의 전위를 회로의 접지전위로 하며, 캐패시터의 유전체막을 파괴하지 않는 경우에는 비트선의 전위를 동작전압과 같은 레벨로 유지시킨다. 결국, 기록회로(PROGRAM)는 Y어드레스 버퍼(Y-AB)에서 공급되는 불량 어드레스에 대응해서 상기와 같은 기록신호를 형성하여 프로그래머블 ROM의 각 데이터선(B0∼B11)에 전달함과 동시에 캐패시터가 접속된 공통전극에 고전압을 공급한다는 데이터의 기록동작을 행한다.The write circuit PROGRAM is a programmable ROM (ROM-ARY), which is effective during a write operation of a defective Y address, in other words, during a program operation, and at least a common electrode (plate) to which capacitors of memory cells constituting the programmable ROM are connected. When the high voltage corresponding to the selection level of the word line is supplied to the electrode) and the dielectric film of the capacitor is destroyed, the potential of the bit line is the ground potential of the circuit. When the dielectric film of the capacitor is not destroyed, the potential of the bit line is set to the operating voltage. Keep it at the same level. As a result, the write circuit PROGRAM forms the above write signal corresponding to the bad address supplied from the Y address buffer Y-AB, transfers it to each of the data lines B0 to B11 of the programmable ROM, and at the same time the capacitor A data write operation for supplying a high voltage to the connected common electrode is performed.
제2도에는 본 발명에 관한 프로그래머블 ROM을 사용해서 랜덤결함구제가 행해지는 다이내믹형 RAM의 다른 일실시예의 주요부 블록도가 나타나 있다. 본 실시예에서는 용장회로(R-ARY)에 설치된 데이터선은 데이터선 단위로 메모리어레이(M-ARY)에서 결함 데이터선(DEFECT LINE)의 결함구제를 행하는 용장데이터선과 비트단위로의 랜덤구제용 용장데이터선의 어느 것으로도 이용할 수 있게 된다.2 shows a block diagram of an essential part of another embodiment of a dynamic RAM in which random defect relief is performed using a programmable ROM according to the present invention. In this embodiment, the data lines provided in the redundant circuit R-ARY are redundant data lines for performing defect relief of the defective data lines in the memory array M-ARY on a data line basis and in random units on a bit basis. Any of the redundant data lines can be used.
그러므로, 용장회로(R-ARY)의 선택회로는 비트선 절환을 행하는 선택회로(SELECT1)에 의해 용장데이터선을 데이터선 단위의 구제에 사용되던가 혹은 비트선 단위로의 랜덤구제에 사용된다. 랜덤구제에 사용된 데이터선은 항상 선택상태로 된다. 그리고, 이와 같이 선택상태로 된 데이터선에 대응한 입출력선은 입출력회로(I/O)의 사이에 설치된 선택회로(SELECT2)에 의해 비교회로(CMP)의 Y어드레스 비교결과에 따라서 절환된다. 다른 구성은 상기 제1도의 실시예와 동일하므로 그 설명을 생략한다.Therefore, the selection circuit of the redundancy circuit R-ARY is used for the redundancy data line for the data line unit relief or the random line for the bit line unit by the selection circuit SELECT1 which performs bit line switching. The data lines used for random rescue are always in a selected state. The input / output lines corresponding to the data lines in the selected state are switched in accordance with the Y address comparison result of the comparison circuit CMP by the selection circuit SELECT2 provided between the input / output circuits I / O. The other configuration is the same as that of the embodiment of FIG.
제3도에는 상기 다이내믹형 RAM과 프로그래머블 ROM의 메모리어레이의 일실시예의 개략회로도가 나타나 있다. 다이내믹형 RAM의 용장회로와 통상의 데이터 기록/판독동작을 행하는 정규회로로서의 메모리어레이(R,M-ARY)는 복수의 워드선(WL)과 복수의 데이터선(DL)의 교점에, 각각 어드레스 선택용 MOSFET(MMa)와 정보기억용의 캐패시터(Ca)로 되는 메모리셀이 설치되어 구성된다. 각각의 어드레스 선택용 MOSFET(MMa)의 게이트는 대응하는 워드선(WL)에 접속되고, 그 소스 또는 드레인은 대응하는 데이터선(DL)에 접속된다. 상기 어드레스 선택용 MOSFET(MMa)의 다른 쪽의 소스 또는 드레인은 정보기억용 캐패시터(Ca) 한쪽 전극(축적노드)에 접속된다.이들 캐패시터(Ca)의 다른쪽 전극은 공통화되어 플레이트전극(PLATE1)에 접속된다. 플레이트전극(PLATE1)은 전원전압(Vcc)을 받아 그 절반의 전압(Vcc/2)을 밭생하는 도시하지 않은 플레이트 전압 발생회로에 의해 전원전압(Vcc)의 절반의 값으로 된다. 이것에 의해, 정보기억용의 캐패시터를 구성하는 유전체막에 인가되는 전압이 최소화된다. 즉, 데이터선(DL)을 통해서 메모리셀의 캐패시터에 인가되는 전압은 그 하이레벨이 전압(Vcc)과 같은 레벨이고, 그 로레벨이 거의 0V와 같은 로레벨이다. 그 때문에, 캐패시터를 구성하는 유전체막에 인가되는 전압은 플레이트전극(PLATE1)의 전압과 상기 하이레벨과 로레벨과의 차로되고, 최대 Vcc/2의 값으로 된다. 이와 같은 경우에는, 캐패시터의 유전체막에 인가되는 전압을 작게 할 수 있는 것에 의해 이러한 유전체막의 두께를 얇게 할 수 있게 되어 결과로서 캐패시터의 용량치를 크게 할 수 있게 된다.3 shows a schematic circuit diagram of an embodiment of the memory array of the dynamic RAM and the programmable ROM. The memory arrays R and M-ARY as redundant circuits of the dynamic RAM and regular circuits for performing normal data write / read operations are addressed at the intersections of the plurality of word lines WL and the plurality of data lines DL, respectively. A memory cell including a selection MOSFET MMa and a capacitor Ca for information storage is provided. The gate of each address selection MOSFET MMa is connected to a corresponding word line WL, and its source or drain is connected to a corresponding data line DL. The other source or the drain of the address selection MOSFET MMa is connected to one electrode (accumulation node) of the information storage capacitor Ca. The other electrodes of these capacitors Ca are common to form a plate electrode PLATE1. Is connected to. The plate electrode PLATE1 receives the power supply voltage Vcc and becomes half of the power supply voltage Vcc by a plate voltage generation circuit (not shown) which generates half of the voltage Vcc / 2. As a result, the voltage applied to the dielectric film forming the capacitor for information storage is minimized. That is, the voltage applied to the capacitor of the memory cell through the data line DL is at a low level whose high level is the same as the voltage Vcc and its low level is almost 0V. Therefore, the voltage applied to the dielectric film constituting the capacitor becomes the difference between the voltage of the plate electrode PLATE1 and the high level and the low level, and the maximum value is Vcc / 2. In such a case, the voltage applied to the dielectric film of the capacitor can be reduced, so that the thickness of the dielectric film can be reduced, resulting in a larger capacitance value of the capacitor.
프로그래머블 ROM을 구성하는 메모리어레이(ROM-ARY)는 상기 다이내믹형 RAM의 메모리어레이의 상기 워드선과 일체로 형성된 복수의 워드선과 복수의 데이터선(DL)과의 교점에, 각각 같은 형태로 어드레스 선택용 MOSFET(MMb)와 정보기억용의 캐패시터(Cb)로 되는 복수의 메모리셀이 설치된다. 단, 각각의 어드레스 선택용 MOSFET(MMb)의 게이트는 대응하는 워드선(WL)에 접속되고, 그 한쪽의 소스 또는 드레인은 대응하는 데이터선(DL)에 접속된다. 상기 어드레스 선택용 MOSFET(MMb)의 다른쪽 소스 또는 드레인은 정보기억용 캐패시터(Cb)의 한쪽 전극(축적노드)에 접속된다. 이들 캐패시터(Cb)의 다른쪽 전극은 공통화되지만, 상기 플레이트전극(PLATE1)과 분리된 플레이트전극(PLATE2)에 접속된다. 이들 메모리셀은캐패시터의 유전체막인 절연막이 파괴되는가 아닌가로 정보기억을 행하게 된다. 이 때문에, 다이내믹형 RAM의 메모리어레이 중에 불휘발화된 기억정보를 전기적으로 기록 가능한 ROM을 짜 넣을 수 있다. 이 ROM은 상기 실시예와 같이 비트단위로 랜덤 구제에 이용하는 것 이외에 다이내믹형 RAM의 특정 기억에리어(area)를 프로그래머블 ROM으로서 사용하도록 하는 것도 가능하다.A memory array (ROM-ARY) constituting a programmable ROM is used for address selection in the same form at each intersection of a plurality of word lines and a plurality of data lines DL formed integrally with the word lines of the memory array of the dynamic RAM. A plurality of memory cells constituted by the MOSFET MMb and the capacitor Cb for information storage are provided. However, the gate of each address selection MOSFET MMb is connected to a corresponding word line WL, and one source or drain thereof is connected to a corresponding data line DL. The other source or drain of the address selection MOSFET MMb is connected to one electrode (accumulation node) of the information storage capacitor Cb. The other electrodes of these capacitors Cb are common, but are connected to the plate electrode PLATE2 separated from the plate electrode PLATE1. These memory cells store information by whether an insulating film, which is a dielectric film of a capacitor, is destroyed. For this reason, a ROM capable of electrically recording nonvolatile data in the memory array of the dynamic RAM can be incorporated. This ROM can be used as a programmable ROM by using a specific storage area of the dynamic type RAM in addition to being used for random relief in units of bits as in the above embodiment.
제4도에는 상기 프로그래머블 ROM의 메모리셀에 대한 데이터의 기록동작과 판독동작의 일실시예의 설명도가 나타나 있다. 워드선은 프로그램시 및 통상 동작시에 VCH와 같은 고전압으로 설정된다. 결국, VCH는 동작전압(Vcc)에 대해서 어드레스 선택용 MOSFET의 드레시홀드치 전압만큼 높은 전압으로 된다. 이것은 다이내믹형 메모리셀에 대해 비트선(데이터선)을 통해서 캐패시터의 하이레벨에서 기록신호를 공급한다는 풀라이트(full write)를 행하는 것에 대응된 워드선 선택전압(VCH)을 그대로 이용하는 것이다.4 is an explanatory diagram of one embodiment of a data write operation and a read operation of a memory cell of the programmable ROM. The word line is set to a high voltage, such as VCH, during programming and during normal operation. As a result, the VCH becomes a voltage which is as high as the threshold voltage of the address selection MOSFET with respect to the operating voltage Vcc. This uses the word line selection voltage VCH corresponding to performing a full write to supply the write signal at the high level of the capacitor through the bit line (data line) to the dynamic memory cell.
데이터선은 프로그램시에는 VCH 또는 Vss(0V)로 된다. 그리고, 특별히 제한되지 않지만, 통상동작의 경우 프리차지 전압은 동작전압(Vcc)으로 된다. 그리고, 캐패시터의 공통전극인 플레이트전극(PLATE2)에는 프로그램시 슈퍼(super) Vcc가 인가되고, 통상동작시 하프(half) Vcc(Vcc/2)가 인가된다.The data line becomes VCH or Vss (0V) during programming. Although not particularly limited, in the case of normal operation, the precharge voltage becomes the operating voltage Vcc. In addition, a super Vcc is applied to the plate electrode PLATE2 which is a common electrode of the capacitor, and a half Vcc (Vcc / 2) is applied during normal operation.
상기 각 전압은 구체적으로는, 특별히 제한되지 않지만, 슈퍼 Vcc가 5V이고, VCH는 3.6V이며 Vcc가 2.2V이고, 하프 Vcc가 1.1V이다. 이들 각 전압은 예를들면 이하와 같이 형성되는 즉, 외부단자에서 공급된 2.2V의 전원전압(Vcc)에 따라 내부의 차지펌프회로 등의 승압회로(booster)는 3.6V의 VCH와 5V의 슈퍼 Vcc를 형성한다. 하프 Vcc는 상기 2.2V를 분압해서 형성된다. 외부단자에서 3.3V의 전원전압을 공급하고, 내부회로에 의해 강압해서 상기 2.2V의 Vcc를 형성해도 된다. 이 경우에는 슈퍼 Vcc는 상기 3.3V의 전원전압을 차지펌프 회로에 의해 5V까지 승압해서 형성된다.Although each said voltage is not specifically limited, Super Vcc is 5V, VCH is 3.6V, Vcc is 2.2V, and half Vcc is 1.1V. Each of these voltages is formed as follows, for example, according to a 2.2V power supply voltage (Vcc) supplied from an external terminal, a booster circuit such as an internal charge pump circuit has a VCH of 3.6V and a supercharger of 5V. Forms Vcc. Half Vcc is formed by dividing the above 2.2V. The external terminal may be supplied with a power supply voltage of 3.3V and stepped down by an internal circuit to form the above-mentioned 2.2V Vcc. In this case, the super Vcc is formed by boosting the power supply voltage of 3.3V to 5V by the charge pump circuit.
이것에 의해, 프로그램시 다음에 설명하는 바와 같이, 캐패시터에 5V의 고전압이 인가되어 유전체막인 절연막이 파괴된다. 이것에 대해서, 통상의 기록동작시 캐패시터에는 1.1V의 하프 Vcc를 중심으로 해서 비트선에서 0V 또는 2.2V의 기록신호가 공급될 뿐이고, 1.1V의 전압밖에 인가되지 않으므로 절연파괴가 생기는 것은 아니다.As a result, during the programming, a high voltage of 5 V is applied to the capacitor to destroy the insulating film, which is a dielectric film. On the other hand, in the normal write operation, the capacitor is supplied with a 0 V or 2.2 V recording signal only from the bit line centering on the half Vcc of 1.1 V. Since only 1.1 V is applied, no breakdown occurs.
제5도에는 프로그래머블 ROM의 기록동작의 일예를 설명하기 위한 구성도가 나타나 있다. 동도면에는 선택워드선(WL2)을 사이에 두는 비선택으로 된 2개의 워드선(WL1, WL3) 및 캐패시터의 유전체막을 파괴시키는 데이터선(BL2)을 사이에 두는 캐패시터의 유전체막을 파괴시키지 않는 2개의 데이터선(BLI,BL3)이 대표로 해서 예시적으로 나타나 있다.5 is a configuration diagram for explaining an example of the write operation of the programmable ROM. In the same drawing, two word lines WL1 and WL3 which are non-selected between the select word lines WL2 and two which do not destroy the dielectric film of the capacitor between the data lines BL2 which destroy the dielectric film of the capacitor are shown. Data lines BLI and BL3 are exemplarily shown.
프로그래머블 ROM을 셋트하기 위해 워드선(WL2)이 상기 VCH에 대응한 3.6V로 설정된다. 이때, 다른 워드선(WL1, WL3)은 Vss에 대응하는 0V로 설정된다. 선택된 워드선(WL2)에 게이트가 접속된 어드레스 선택용 MOSFET는 온상태로 되고, 다른 비선택 워드선(WL1,WL3)에 게이트가 접속된 어드레스 선택용 MOSFET는 모두 오프상태로 된다.In order to set the programmable ROM, the word line WL2 is set to 3.6V corresponding to the VCH. At this time, the other word lines WL1 and WL3 are set to 0V corresponding to Vss. The address select MOSFETs whose gates are connected to the selected word line WL2 are turned on, and the address select MOSFETs whose gates are connected to the other unselected word lines WL1 and WL3 are turned off.
데이터선(BL1,BL3)에는 VCH에 대응한 3.6V가 공급되고, 데이터선(BL2)에는Vss에 대응한 0V가 공급된다. 그리고, 공통으로 된 플레이트 전극에는 슈퍼 Vcc에 대응된 5V가 인가된다. 상기와 같이 워드선이 비선택으로 된 메모리셀에 있어서, 어드레스 선택용 MOSFET가 오프상태로 되므로 캐패시터에는 데이터선(BL1~BL3)에서 어떠한 전압도 인가되지 않는다. 이것에 대해서, 워드선(WL2)의 선택레벨에 의해 어드레스 선택용MOSFET가 온상태로 되는 메모리셀에 있어서, 데이터선(BL1∼BL3)의 전압이 그대로 캐패시터에 전달된다. 이 때문에 5V의 플레이트 전압을 기준으로 하면, 캐패시터의 유전체막의 절연파괴가 행해지는 메모리셀의 캐패시터에는 5V가 인가된다. 절연파괴가 행해지지 않는 메모리셀의 캐패시터에는 1.4V(5V-3.6V)의 통상의 동작상태와 거의 같은 전압밖에 인가되지 않는다.3.6V corresponding to VCH is supplied to the data lines BL1 and BL3, and 0V corresponding to Vss is supplied to the data lines BL2. Then, 5 V corresponding to the super Vcc is applied to the common plate electrode. In the memory cell in which the word line is unselected as described above, since the address selection MOSFET is turned off, no voltage is applied to the capacitors in the data lines BL1 to BL3. On the other hand, in the memory cell in which the address selection MOSFET is turned on by the selection level of the word line WL2, the voltages of the data lines BL1 to BL3 are transferred to the capacitor as they are. For this reason, based on the plate voltage of 5V, 5V is applied to the capacitor of the memory cell in which insulation breakdown of the dielectric film of the capacitor is performed. Only a voltage almost equal to the normal operating state of 1.4 V (5 V to 3.6 V) is applied to a capacitor of a memory cell in which dielectric breakdown is not performed.
제6도에는 다이내믹형 RAM 및 프로그래머블 ROM의 메모리셀의 일실시예의 개략단면도가 나타나 있다. 본 실시예에서는 캐패시터의 용량치를 결정하는 축적전극이 데이터선의 상부에 설치된다. 이와 같이 데이터선의 상부에 축적전극을 설치하도록 하는 것에 의해 데이터선과 어드레스 선택용 MOSFET의 소스 또는 드레인 확산층과의 사이를 접속하기 위한 콘택트(contact)부분의 영향을 받지 않으므로 그 면적을 크게 할 수 있다. 상기와 같이 축적전극에 대응해서 공통전극으로 되는 플레이트 전극은 유전체로서 얇은 용량절연막을 통해서 최상부에 설치된다. 워드선은 어드레스 선택용 MOSFET의 게이트전극과 일체적로 형성된다. 상기 어드레스 선택용 MOSFET가 형성되는 부분을 제외한 반도체 기판상에는 두꺼운 두께의 산화막으로 되는 필드 절연막이 형성된다.6 shows a schematic cross-sectional view of one embodiment of a memory cell of a dynamic RAM and a programmable ROM. In this embodiment, an accumulation electrode for determining the capacitor value of the capacitor is provided above the data line. By providing the storage electrode on the data line in this manner, the area of contact can be increased because the contact portion for connecting the data line and the source or drain diffusion layer of the address selection MOSFET is not affected. As described above, the plate electrode serving as the common electrode corresponding to the storage electrode is provided on the uppermost portion through the thin capacitive insulating film as the dielectric. The word line is formed integrally with the gate electrode of the address selection MOSFET. A field insulating film made of a thick oxide film is formed on the semiconductor substrate except for the portion where the address selection MOSFET is formed.
제7도에는 상기 메모리셀의 일실시예의 개략 레이아웃 도면이 나타나 있다.워드선과 데이터선과의 사이에 축적 노드(축적전극)가 설치된다. 데이터선 콘택트는 어드레스 선택용 MOSFET의 소스, 드레인과 데이터선을 접속시키는 콘택트부이다. 상기 워드선의 피치는, 예를들면 1.35㎛와 같이 작게되고, 데이터선의 피치는 2.54㎛와 같이 작게 된다. 또, 데이터선은 폴디드(folded)비트선 방식으로 되기 때문에 1쌍으로 구성되므로 2개분이 1피치로 된다. 이 때문에, 메모리셀 1개의 크기는 1.352.54=3.43으로 되고, 상기와 같이 퓨즈를 사용한 경우의 약 1/60로 되는 것이다.7 shows a schematic layout diagram of an embodiment of the memory cell. An accumulation node (accumulation electrode) is provided between the word line and the data line. The data line contact is a contact portion for connecting the data line and the source and drain of the address selection MOSFET. The pitch of the word line is small, for example, 1.35 mu m, and the pitch of the data line is small, such as 2.54 mu m. In addition, since the data lines are in a folded bit line system, the data lines are composed of one pair, so that two portions become one pitch. For this reason, the size of one memory cell is 1.35. 2.54 = 3.43, which is about 1/60 when the fuse is used as described above.
제8도에는 본 발명을 EPROM의 결함구제에 적용한 경우의 일실시예의 회로도가 나타나 있다. 통상의 데이터 기록/판독동작을 행하는 EPROM의 메모리 어레이(M-ARY)는 복수의 워드선(WL)과 복수의 데이터선(DL)과의 교점에 각각 콘트롤게이트와 플로팅게이트를 구비한 불휘발성 기억소자가 설치되어 구성된다. 결국, 상기 콘트롤게이트가 워드선(WL)에 접속되고, 드레인이 데이터선(DL)에 접속된다. 그리고, 소거동작이 터널(tunnel)전류를 이용해서 행해지는 플래쉬(flash) EPROM에서는 소스가 소스선(SL)에 접속된다. 이 소스선에 소거동작시 고전압이 공급되어 플로팅게이트에 축적된 전자를 터널전류에 의해 소스측으로 인출하도록 한다.8 shows a circuit diagram of an embodiment in which the present invention is applied to defect relief of an EPROM. The memory array (M-ARY) of the EPROM which performs a normal data writing / reading operation is a nonvolatile memory having control gates and floating gates at intersections of a plurality of word lines WL and a plurality of data lines DL, respectively. An element is installed and comprised. As a result, the control gate is connected to the word line WL, and the drain is connected to the data line DL. The source is connected to the source line SL in a flash EPROM in which the erase operation is performed using a tunnel current. A high voltage is supplied to the source line during the erasing operation so that electrons accumulated in the floating gate are drawn out to the source side by the tunnel current.
결함구제용 메모리어레이(ROM-ARY)는 메모리어레이(M-ARY)의 상기 워드선과 일체로 형성된 복수의 워드선과 복수의 데이터선(DL)의 교점에 상기와 같은 복수의 불휘발성 기억소자가 설치되어 구성된다. 단, 이 메모리셀은 1회에 한해서 기록동작밖에 행해지지 않도록 하기 위해, 바꾸어 말하면, 상기와 같은 결함구제를 위해 Y어드레스가 상기 메모리어레이(M-ARY)측의 소거동작에 의해 소거되어 버리지 않도록 상기와 같은 플래쉬 EPROM에서는 소스가 회로의 접지전위(GND)에 고정되어 소거 불능으로 된다. 자외선 조사에 의해 소거동작이 행해지는 구성에서는 상기 메모리어레이(ROM-ARY)가 형성되는 부분의 전체에 알루미늄막 등 광을 차단하는 막을 설치한다든지, 혹은 소거용 창(aperturn) 그것이 형성되지 않는다.In the defective memory array ROM-ARY, a plurality of nonvolatile memory elements as described above are provided at an intersection of a plurality of word lines and a plurality of data lines DL formed integrally with the word lines of the memory array M-ARY. It is configured. However, in order to ensure that this memory cell is performed only once, in other words, the Y address is not erased by the erase operation on the memory array (M-ARY) side for the above-mentioned defect repair. In such a flash EPROM, the source is fixed to the ground potential GND of the circuit and becomes impossible to erase. In the configuration in which the erasing operation is performed by ultraviolet irradiation, a film for blocking light such as an aluminum film is provided on the entire portion where the memory array ROM-ARY is formed, or an erasing window is not formed.
EPROM 장치의 전체 블록도는 상기 제1도와 유사하게 구성된다. 단, X어드레스버퍼(X-AB)와 Y어드레스버퍼(Y-AB)에는 각각 독립된 어드레스 단자에서 어드레스신호가 공급된다. 또한, 플래쉬 EPROM에서는 소거동작시 소스선에 소거전압을 공급하는 상기와 같은 소거회로가 설치된다.The entire block diagram of the EPROM device is constructed similarly to the first diagram above. However, address signals are supplied to the X address buffers X-AB and Y address buffers Y-AB from independent address terminals, respectively. In the flash EPROM, the erase circuit as described above for supplying the erase voltage to the source line during the erase operation is provided.
제9도에는 본 발명이 적용된 반도체 기억장치를 사용한 퍼스널 컴퓨터 시스템의 일실시예의 구성도가 나타나 있다. 제9(A)도에는 그 외관의 주요부 개략도가 나타나고, 제9(B)도에는 그 블록도가 나타나 있다.9 shows a configuration diagram of an embodiment of a personal computer system using the semiconductor memory device to which the present invention is applied. A schematic view of the main part of the appearance is shown in Fig. 9A, and a block diagram is shown in Fig. 9B.
플로피 디스크 드라이브(FDD) 및 주기억 메모리로서 본 발명이 적용된 다이내믹형 RAM(DRAM)을 이용한 파일메모리(file M), 배터리 백엎으로서의 SRAM을 내장한 시스템이다. 그리고, 입출력장치로 키보드(KB) 및 디스플레이(DP)를 구비하고, 플로피디스크(FD)가 상기 플로피디스크 드라이브(FDD)에 삽입된다. 이것에 의해 소프트웨어로 해서 상기 플로피 디스크(FD) 및 하드웨어로 해서 상기 파일 메모리(file M)에 정보를 기억할 수 있는 데스크탑 타입 퍼스널 컴퓨터가 제공된다.A floppy disk drive (FDD) and a file memory (file M) using a dynamic RAM (DRAM) to which the present invention is applied as a main memory are incorporated. The input / output device includes a keyboard KB and a display DP, and a floppy disk FD is inserted into the floppy disk drive FDD. This provides a desktop type personal computer capable of storing information in the floppy disk FD in software and in the file memory file M in hardware.
본 실시예에서는 데스크탑 타입 퍼스널컴퓨터에 대해 적용된 예에 대해서 기재하고 있지만, 노트형 퍼스널 컴퓨터 등에 대해서도 적용이 가능하고, 보조기능으로서 플로피디스크를 예로해서 기재하였지만 특별히 한정되지 않는다.Although the present embodiment describes an example applied to a desktop type personal computer, the present invention can also be applied to a notebook type personal computer and the like. A floppy disk is described as an example of an auxiliary function, but is not particularly limited.
제9(B)도 있어서, 본 실시예의 퍼스널 컴퓨터는 현재 정보기기로서의 중앙처리장치(CPU), 상기 정보처리 시스템내에 구축된 I/O버스, 버스유니트(BUS UNIT), 주기억 메모리나 확장메모리 등 고속 메모리를 액세스하는 메모리 제어유니트(MEMORY CONTROL UNIT), 주기억 메모리로서 본 발명에 관한 다이내믹형 RAM(DRAM), 기본 제어프로그램 등이 저장된 EPROM(플래쉬 메모리 FEPROM), 선단에 키보드(KB)가 접속된 키보드 콘트롤러(KBDC)등에 의해 구성된다.In the ninth embodiment (B), the personal computer of the present embodiment includes a central processing unit (CPU) as an information apparatus, an I / O bus, a bus unit, a main memory, an expansion memory, and the like, which are built into the information processing system. MEMORY CONTROL UNIT to access high-speed memory, a dynamic RAM according to the present invention as a main memory, an EPROM (flash memory FEPROM) in which basic control programs, etc. are stored, and a keyboard (KB) connected to the front end. It is configured by keyboard controller (KBDC).
표시 어댑터로서 디스플레이 어댑터(DISPLAY ADAPTER)가 I/O버스에 접속되고, 상기 디스플레이 어댑터의 선단에는 디스플레이가 접속되어 있다. 그리고, 상기 I/O버스에는 패러럴포트(Parallel Port) I/F, 마우스 등의 시리얼포트(Serial Port)I/F, 플로피디스크드라이브(FDD), 상기 I/O 버스에서 하드디스크 드라이브(HDD) I/F로 변환하는 버퍼 콘트롤러(HDD Buffer)가 접속된다. 상기 메모리 제어유니트에서 버스와 접속되어 확장 RAM 및 주기억 메모리로서 본 발명에 관한 다이내믹형 RAM(DRAM)이 접속되어 있다. 확장 RAM도 본 발명에 관한 다이내믹형 RAM(DRAM)으로 구성된다.As a display adapter, a display adapter is connected to the I / O bus, and a display is connected to the front end of the display adapter. The I / O bus may include a parallel port I / F, a serial port I / F such as a mouse, a floppy disk drive (FDD), and a hard disk drive (HDD) on the I / O bus. A buffer controller (HDD Buffer) to convert to I / F is connected. In the memory control unit, the bus is connected to the bus, and the dynamic RAM according to the present invention is connected as an extended RAM and a main memory. The extended RAM is also composed of a dynamic RAM (DRAM) according to the present invention.
이 퍼스널 컴퓨터 시스템 동작의 대해서 개략적으로 설명한다. 전원이 투입되어 동작을 개시하면, 우선 상기 중앙처리장치(CPU)는 상기 ROM을 상기 I/O 버스를 통해서 액세스하여 초기진단, 초기설정을 행한다. 그리고, 보조기억장치에서 시스템 프로그램을 주기억 메모리로서의 본 발명의 DRAM에 적재(load)한다. 상기 중앙처리장치(CPU)는 상기 I/O 버스를 통해서 HDD 콘트롤러로 HDD를 액세스하는 것으로 해서 동작한다. 시스템 프로그램의 적재가 종료하면, 유저(user)의 요구에 따라 처리를 진행해간다.The operation of this personal computer system will be outlined. When the power is turned on to start the operation, the central processing unit (CPU) first accesses the ROM through the I / O bus to perform initial diagnosis and initial setting. Then, the auxiliary memory device loads the system program into the DRAM of the present invention as the main memory. The central processing unit (CPU) operates by accessing the HDD to the HDD controller via the I / O bus. When the loading of the system program is finished, the process proceeds at the request of the user.
유저는 상기 I/O버스상의 키보드 콘트롤러(KBDC)나 표시어댑터(DISPLAY ADAPTER)에 의해 처리의 입출력을 행하면서 작업을 진행한다. 그리고, 필요에 응해서 패러럴포트(Parallel Port) I/F, 시리얼포트(Serial Port) I/F에 접속된 입출력장치를 활용한다. 또한, 본체상의 주기억메모리로서 본 발명에 관한 다이내믹형 RAM(DRAM)에서 주기억용량이 부족한 경우 확장 RAM으로 주기억메모리를 보충한다. 또한, 도면에는 하드디스크 드라이브(HDD)로 해서 기재하였지만, 플래쉬메모리(FEPROM)를 사용한 플래쉬 파일로 치환하는 것도 가능하다.The user proceeds with the input / output of the process by the keyboard controller KBDC or the display adapter on the I / O bus. If necessary, the input / output device connected to the parallel port I / F and the serial port I / F is utilized. In addition, when the main memory is short in the dynamic RAM (DRAM) according to the present invention as the main memory on the main body, the main memory is supplemented by the extended RAM. In addition, although shown as a hard disk drive (HDD) in drawing, it is also possible to replace with the flash file using flash memory (FEPROM).
제10도에는 본 발명에 관한 프로그래머블 ROM이 사용된 결함구제용 LSI의 일실시예의 블록도가 나타나 있다. 동도면의 각 회로블록은 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같이 1개의 반도체 기판상에서 형성된다.Figure 10 shows a block diagram of one embodiment of a defect repair LSI in which a programmable ROM according to the present invention is used. Each circuit block of the same figure is formed on one semiconductor substrate like single crystal silicon by a known technique for manufacturing a semiconductor integrated circuit.
X어드레스 버퍼(X-AB) 및 Y어드레스버퍼(Y-AB)는 다이내믹형 RAM의 X어드레스 버퍼 및 Y어드레스 버퍼와 동일한 기능으로 된다. 결국, X어드레스 버퍼(X-AB)는 제어단자에서 입력되는 로 어드레스 스트로브신호(/RAS)에 기초하여 도시하지 않은 타이밍 발생회로를 통해서 형성되는 신호에 기초해서 어드레스 단자에서 입력되는 X어드레스신호(ADD)의 받아들임을 행한다. Y어드레스버퍼(Y-AB)는 컬럼 어드레스 스트로브신호(/CAS)에 기초하여, 상기 타이밍 발생회로를 통해서 형성되는 신호에 기초해서 어드레스 단자에서 입력되는 Y어드레스 신호의 받아들임을 행한다. 여기서, 슬래시 "/" 기호는 도면상에서 로 레벨이 액티브 레벨인 것을 나타내는 오버바(over bar)를 나타내고 있다. 이것은 다른 신호에 붙여진 오버바에 대해서도 같다.The X address buffer (X-AB) and the Y address buffer (Y-AB) have the same functions as the X address buffer and the Y address buffer of the dynamic RAM. As a result, the X address buffer X-AB is an X address signal inputted from the address terminal based on a signal formed through a timing generation circuit (not shown) based on the low address strobe signal / RAS inputted from the control terminal. ADD). The Y address buffer Y-AB accepts the Y address signal input from the address terminal based on the signal formed through the timing generation circuit based on the column address strobe signal / CAS. Here, the slash "/" symbol indicates an over bar indicating that the low level is an active level in the drawing. The same is true for overbars attached to other signals.
X어드레스 비교회로(3)는 상기 다이내믹형 메모리셀을 이용한 프로그래머블 ROM으로 구성되고, X어드레스 신호에 의해 메모리 액세스가 행해져 불량 칩 어드레스(DADD), 구제플래그 및 불량워드선의 치환에 사용되는 용장구제 RAM부의 X어드레스가 기록된다. 여기서, 불량 칩 어드레스는 상기 어드레스 비교회로에서의 비교에 의해 일치할 때 출력되는 신호이고, 용장구제 RAM부에 입력되는 신호를 나타낸다. 그리고, 메모리 액세스에 의해 어드레스 단자에서 입력된 X어드레스에 의해 대응하는 데이터를 판독하여 상기 구제플래그가 유효로 되어 있으면, 판독된 X어드레스가 용장구제 RAM부의 X어드레스 선택회로로 공급된다. 용장구제용 RAM부는, 특별히 제한하지 않지만, 스태틱형 RAM(SRAM)으로 구성되어 있고, 상기 어드레스 비교회로에서 출력된 X어드레스에 기초해서 용장구제 RAM부의 워드선 선택이 행해져 Y어드레스 버퍼(Y-AB)에 의해 받아들여진 Y어드레스에 의해 Y어드레스의 선택동작이 행해진다. 어드레스 비교회로(3)는, 특별히 제한하지 않지만, /RAS 신호가 공급되고, 이것이 액티브 레벨일 때 판독동작이 유효로 되는 것에 의해 다이내믹형 RAM의 동작에 동기한 동작이 행해진다.The X address comparison circuit 3 is composed of a programmable ROM using the dynamic memory cell. The redundant memory RAM is used to replace a bad chip address (DADD), a rescue flag, and a bad word line by performing memory access by an X address signal. A negative X address is recorded. Here, the bad chip address is a signal which is output when the coincidence is matched by the comparison in the address comparison circuit, and represents a signal which is input to the redundant relief RAM section. If the relief flag is valid by reading the corresponding data by the X address inputted from the address terminal by memory access, the read X address is supplied to the X address selection circuit of the redundant relief RAM section. Although the redundancy relief RAM portion is not particularly limited, it is composed of a static RAM (SRAM), and word lines are selected on the redundant relief RAM portion based on the X address output from the address comparison circuit, so that the Y address buffer (Y-AB) is selected. The selection operation of the Y address is performed by the Y address accepted by (). Although the address comparison circuit 3 is not particularly limited, the / RAS signal is supplied, and the read operation is made effective when this is at the active level, so that the operation in synchronization with the operation of the dynamic RAM is performed.
판독/기록(Read/Write) 절환부(5)는 라이트 이네이블신호(/WE)가 로레벨이면 기록동작으로 판정하고, 하이레벨이면 판독동작으로 판정하여 데이터버스(MO-IO) 및 입출력부(7)의 신호전달 방향을 제어한다. 데이터버스(MO-IO) 선택부(6)는 용장구제용 RAM부의 입출력 데이터버스(MO)를 불량이 존재하는 다이내믹형 RAM이 접속된 데이터 버스(IO)에 대응해서 접속시킨다. 입출력부(7)는 복수로 되는 다이내믹형 RAM이 접속되는 데이터버스에 대응하고, 상기 불량으로 된 다이내믹형 RAM이 접속된 데이터 버스에 대응된 입출력회로(7)를 선택해서 활성화시킨다.The read / write switch section 5 determines the write operation when the write enable signal / WE is at the low level, and determines the read operation when the write enable signal / WE is at the low level, and determines the data bus (MO-IO) and the input / output unit. The signal transmission direction of (7) is controlled. The data bus (MO-IO) selecting section 6 connects the input / output data bus (MO) of the redundancy relief RAM section in correspondence with the data bus (IO) to which the dynamic RAM in which there is a defect is connected. The input / output unit 7 corresponds to a data bus to which a plurality of dynamic RAMs are connected, and selects and activates an input / output circuit 7 corresponding to a data bus to which the defective dynamic RAM is connected.
OE 마스크부(8)는 X어드레스 비교회로(3)에서 불량 칩 어드레스(DADD)에 대응해서 그 다이내믹형 RAM의 출력회로를 하이 임피던스상태로 하는 출력 이네이블신호(/OE)를 형성한다. 또, 다이내믹형 RAM이 출력 이네이블단자(/OE)를 갖지 않는 것에서는, 출력 이네이블신호(/OE) 대신 /RAS 신호를 이용하는 것이어도 된다. 즉, 불량 다이내믹형 RAM의 로 어드레스 스트로브신호(/RAS)를 하이레벨로 하는 것에 의해 비선택상태를 출력 하이 임피던스 상태로 만들어 내도록 하여도 된다. 단, 이와 같은 구성에 대응시키기 위해 본 발명에 관한 결함구제용 LSI를 통해서 /RAS 신호를 각각의 다이내믹형 RAM에 공급하도록 한다.The OE mask section 8 forms an output enable signal / OE in the X address comparison circuit 3 that puts the output circuit of the dynamic RAM in a high impedance state corresponding to the bad chip address DADD. In the case where the dynamic RAM does not have an output enable terminal (/ OE), the / RAS signal may be used instead of the output enable signal (/ OE). In other words, by setting the low address strobe signal / RAS of the defective dynamic RAM to a high level, the non-selected state may be made an output high impedance state. However, in order to cope with such a configuration, the / RAS signal is supplied to each of the dynamic RAMs through the defect relief LSI according to the present invention.
제11도에는 상기 결함구제용 LSI를 탑재한 메모리장치(메모리모듈 SIMM)의 일실시예의 블록도가 나타나 있다. 본 실시예는 72핀 메모리모듈(SIMM)에 대한 것이다. 결국, 약 4M(메가)워드4비트 구성의 다이내믹형 RAM을 8개 조합해서 약 16M 바이트의 메모리모듈(SIMM)이 구성된다.Fig. 11 shows a block diagram of an embodiment of a memory device (memory module SIMM) equipped with the above-mentioned defect repair LSI. This embodiment is for a 72-pin memory module (SIMM). After all, approximately 4M (mega) words A combination of eight four-bit dynamic RAMs constitutes a memory module (SIMM) of approximately 16M bytes.
데이터단자(D0∼D7)를 각각이 가지는 8개의 다이내믹형 RAM은 각각 4비트 단위로 메모리액세스가 행해지고. 약 4M 워드의 기억용량(전체 약 16M 비트)의 기억용량을 갖도록 된다. 그러므로, 어드레스 신호는 A0∼A11의 12비트로 구성되어 어드레스단자(ADD)에 인가된다. 메모리모듈(SIMM)의 데이터 버스는 I00∼I031로 되는 32개(비트)로 되며, 각 D0∼D7의 8개의 다이내믹형 RAM의 각각이 4비트씩 담당하는것에 의해 전체 32비트 단위로 메모리액세스가 행해진다.The eight dynamic RAMs each having the data terminals D0 to D7 have memory accesses in units of 4 bits. It has a storage capacity of about 4M words (about 16M bits in total). Therefore, the address signal is composed of 12 bits A0 to A11 and applied to the address terminal ADD. The data bus of the memory module (SIMM) has 32 (bits) of I00 to I031, and each of the eight dynamic RAMs of each of D0 to D7 is in charge of four bits so that memory access can be performed in 32-bit units. Is done.
데이터단자(D0∼D7)를 가지는 각 다이내믹형 RAM에는 메모리모듈(SIMM)에 입력되는 /RAS, /CAS 및 /WE로 되는 제어신호가 패러럴로 공급된다. 또한, 각 다이내믹형 RAM은 전원전압(Vcc) 및 회로의 접지전위(VSS)에 공통으로 접속된다. 그리고, 상기와 같이 8개의 다이내믹형 RAM이 패러럴로 액세스될 때, 종래의 메모리 모듈에서는 사용되지 않는 출력 이네이블신호(/OE0∼/OE7)를 이용해서 후술하는 바와 같이 결함이 존재하는 다이내믹형 RAM에서의 판독신호에 대한 마스크(mask)가 행해진다.Control signals of / RAS, / CAS and / WE input to the memory module SIMM are supplied in parallel to each of the dynamic RAMs having the data terminals D0 to D7. In addition, each of the dynamic RAMs is commonly connected to the power supply voltage Vcc and the ground potential VSS of the circuit. As described above, when eight dynamic RAMs are accessed in parallel, a dynamic RAM having defects as described later by using output enable signals / OE0 to / OE7 which are not used in the conventional memory module. A mask is performed for the read signal at.
상기와 같은 메모리모듈(SIMM)에 있어서, 각 다이내믹형 RAM에서 워드선 단위(리프레쉬 어드레스)로 결함구제를 행하도록 하기 위해 상기 제10도에 나타낸 결함구제용 LSI(S1)가 탑재된다. 상기와 같이, 메모리모듈(SIMM)로 해본 결함구제용 LSI는 다이내믹형 RAM과 동일한 입력 인터페이스와, 메모리모듈(SIMM)의 데이터버스에 대응한 데이터 입출력 인터페이스를 갖게 된다. 그리고, 결함구제용 LSl에 설치된 마스크부에서 형성된 출력 이네이블신호(/OE0∼/OE7)가 각 다이내믹형 RAM(D0∼D7)의 출력 이네이블단자(/OE0∼/OE7)로 공급된다.In the memory module (SIMM) as described above, a defect repair LSI (S1) shown in FIG. 10 is mounted in order to perform defect repair in units of word lines (refresh addresses) in each dynamic RAM. As described above, the defect repair LSI used as the memory module (SIMM) has the same input interface as the dynamic RAM and a data input / output interface corresponding to the data bus of the memory module (SIMM). The output enable signals / OE0 to / OE7 formed in the mask portion provided in the defect relief LSl are supplied to the output enable terminals / OE0 to / OE7 of the respective dynamic RAMs D0 to D7.
도시되지 않은 메모리모듈(SIMM)의 72핀으로 되는 커넥터(connector)전극은 메모리 보드용 슬롯(slot)상에 끼워진다. 이 메모리 보드상에는 복수의 슬롯이 설치되어 있어, 필요에 응해서 복수의 메모리 모듈(SIMM)이 탑재될 수 있게 된다. 이와 같이 메모리모듈(SIMM)의 수에 대응해서 제9도와 같은 컴퓨터시스템 등 기억장치의 정보축적용량이 결정된다.A connector electrode of 72 pins of a memory module (SIMM), not shown, is fitted on a slot for a memory board. A plurality of slots are provided on the memory board, so that a plurality of memory modules (SIMMs) can be mounted as needed. In this manner, the information storage capacity of the storage device such as a computer system as shown in FIG. 9 is determined corresponding to the number of memory modules SIMM.
제10도에 있어서, 상기 결함구제용 LSI의 용장구제용 RAM부는 어드레스 단자에서 입력되는 Y어드레스신호에 응해 Y어드레스 버퍼(Y-AB), Y어드레스 디코더(Y-DEC)를 통해서 Y어드레스의 선택동작이 행해져 4비트 단위로의 메모리 액세스가 행해진다. 도시하지 않지만, 공통데이터선은 4쌍으로 되어 입출력 데이터버스(MO)에 접속된다. 출력 이네이블(OE) 마스크부는 상기 X어드레스 비교회로에서 판독된 3비트로 되는 칩 어드레스를 해독하고, 도시하지 않은 타이밍 발생회로에 의해 형성된 출력 이네이블신호(/OE)를 구제가 행해진 다이내믹형 RAM의 칩에 대응한 출력 이네이블신호(/OE)의 하이레벨 그대로해서 그 출력을 하이 임피던스 상태로 한다.In FIG. 10, the redundancy repair RAM section of the defect repair LSI selects the Y address through the Y address buffer (Y-AB) and the Y address decoder (Y-DEC) in response to the Y address signal input from the address terminal. An operation is performed to perform memory access in units of four bits. Although not shown, the common data lines are formed in four pairs and connected to the input / output data bus MO. The output enable (OE) mask unit reads the chip address of 3 bits read by the X address comparison circuit, and stores the output enable signal (/ OE) formed by the timing generation circuit (not shown). The output enable signal (/ OE) corresponding to the chip remains at the high level, and the output is brought into a high impedance state.
OE 마스크부(8)는 기록동작시에는 실질적으로 정지된다. 결국, 기록동작시에는 다이내믹형 RAM의 출력 이네이블신호(/OE)가 하이레벨 그대로 되므로 상기 용장구제 RAM부에 대해서 기록이 행해짐과 동시에, 불량 워드선이 존재하는 다이내믹형 RAM측에도 같은 형태로 기록이 행해진다. 상기와 같이 불량 워드선에 대해서 의미가 없는 기록동작이 행해지지만, 판독동작시 그것이 무시되어 상기 용장구제용 RAM부에서 기억 데이터의 출력이 행해지므로 실제로 문제없다. 이와 같이 하는 것에 의해 기록동작시 불량 워드선이 존재하는 다이내믹형 RAM의 메모리 액세스를 정지시키는 것과 같은 특별한 제어회로를 사용하지 않게 되어 회로의 간소화가 가능하다.The OE mask section 8 is substantially stopped during the recording operation. As a result, during the write operation, the output enable signal (/ OE) of the dynamic RAM remains at the high level, so that the recording is performed on the redundant relief RAM section, and at the same time, on the dynamic RAM side where the bad word lines exist. This is done. Although a meaningless write operation is performed on the bad word line as described above, it is ignored in the read operation and the output of the stored data is performed in the redundant relief RAM section. By doing this, a special control circuit such as stopping memory access of the dynamic RAM in which a bad word line exists during a write operation can be avoided and the circuit can be simplified.
출력버스(MO-IO)선택부는 용장구제용 RAM부의 입출력선과 입출력부와의 접속을 행한다. 결국, 메모리모듈(SIMM)상에는 상기와 같이 데이터 단자(D0∼D7)를 가지는 다이내믹형 RAM이 32비트의 데이터 버스상에 4비트씩 분배되어 있다. 이 때문에, 불량워드선이 존재하는 다이내믹형 RAM에 대응한 비트를 배치하기 위해 데이터버스(MO-IO)선택부가 필요하게 된다.The output bus (MO-IO) selecting section connects the input / output line and the input / output section of the redundant RAM section. As a result, on the memory module SIMM, as described above, the dynamic RAM having the data terminals D0 to D7 is distributed by 4 bits on a 32-bit data bus. For this reason, a data bus (MO-IO) selection section is required to arrange the bits corresponding to the dynamic RAM in which the bad word lines exist.
상기 입출력부는 상기와 같이 데이터단자(D0∼D7)를 가지는 각각의 다이내믹형 RAM에 대응해서 입출력단자(IO)를 통해서 1개의 회로가 4비트씩 입출력을 행하는 8개의 입출력회로(Dout/Din)로 구성된다. 입출력회로의 내부회로 측은 불량워드선이 존재하는 다이내믹형 RAM의 입출력단자가 접속되는 데이터버스에 대응한 입출력회로가 MO-IO 선택부를 통해서 용장구제용 RAM부의 입출력선과 접속된다. 상기 X어드레스 비교회로의 프로그래머블 ROM에서 불량 칩 어드레스가 X디코더회로(X-DEC)에 공급되므로, 그것에 대응한 입출력회로가 활성화되어 불량 워드선이 존재하는 다이내믹형 RAM 대신에 용장구제용 RAM으로 메모리 액세스가 행해진다.The input / output section includes eight input / output circuits (Dout / Din) in which one circuit performs input / output by four bits through the input / output terminal IO corresponding to each of the dynamic RAMs having the data terminals D0 to D7 as described above. It is composed. On the internal circuit side of the input / output circuit, an input / output circuit corresponding to the data bus to which the input / output terminal of the dynamic RAM in which the bad word line is present is connected to the input / output line of the redundancy relief RAM section through the MO-IO selection section. Since the bad chip address is supplied to the X decoder circuit (X-DEC) from the programmable ROM of the X address comparison circuit, the input / output circuit corresponding thereto is activated, and the memory is used as a redundancy relief RAM instead of a dynamic RAM having a bad word line. Access is made.
어드레스 비교회로를 구성하는 프로그래머블 ROM에 대한 기록동작을 행하기 위해, 이러한 프로그래머블 ROM에 대해 상기와 같은 기록동작시에는 8개의 입출력회로중 8개의 입력회로가 동시에 활성화되어 구제용 데이터가 입력된다.In order to perform a write operation on the programmable ROM constituting the address comparison circuit, at the time of the above write operation on such a programmable ROM, eight input circuits of the eight input / output circuits are activated at the same time and relief data is input.
본 실시예의 결함구제용 LSI는 다이내믹형 RAM의 메모리액세스가 X어드레스와 Y어드레스를 시분할 방식에 의해 입력되어 있는 것에 착안해서 X어드레스만으로 구제를 행하도록 하는 것이다. 결국, X어드레스의 입력에 의해 불량워드선의 구제유무판정을 개시하고, 늦게 Y어드레스가 입력되는 것을 이용해서 상기 구제판정에 필요한 시간의 조정을 행한다. 이것에 의해, 실질적인 메모리 사이클을 희생하지 않고 메모리 모듈에서 발생한 불량 워드선의 구제를 행할 수 있다,The defect relief LSI of this embodiment is based on the fact that the memory access of the dynamic RAM is inputted by the X address and the Y address in a time division manner, so that the relief is performed only by the X address. As a result, determination of whether or not the defective word line is corrected by input of the X address is started, and the time required for the determination of the relief is adjusted by using the input of the Y address later. As a result, the defective word line generated in the memory module can be repaired without sacrificing a substantial memory cycle.
제12도에는 본 발명에 관한 프로그래머블 ROM의 판독동작에 사용되는 센스앰프의 일실시예의 회로도가 나타나 있다. 본 실시예에서는 저진폭의 입력신호에 대한 이득을 크게하기 위해 더블(double) 밸런스형 차동 센스앰프가 사용된다. 결국, 다이내믹형 메모리셀과 같이 재기록이 불필요하게 되므로, 싱글앤드(single end) 차동 센스앰프를 2개 사용하여, l쌍으로 되는 입력단자 중 한쪽을 데이터선(DL)에 접속하며, 다른쪽에 기준전압(Vref)을 공급하고, 2개의 싱글앤드 차동 센스앰프의 상보 출력신호를 출력단의 차동증폭회로로 공급하는 것이다. 상기와 같이 프리차지 전압이 2.2V이고, 하프 Vcc가 1.1V일때 기준전압(Vref)은 그 중간인 1.65V 정도로 된다.Fig. 12 shows a circuit diagram of an embodiment of a sense amplifier used for a read operation of a programmable ROM according to the present invention. In this embodiment, a double balanced differential sense amplifier is used to increase the gain for the low amplitude input signal. As a result, since rewriting is unnecessary like a dynamic memory cell, two single-ended differential sense amplifiers are used to connect one of the l-pair input terminals to the data line DL and to reference the other. The voltage Vref is supplied and the complementary output signals of the two single-ended differential sense amplifiers are supplied to the differential amplifier circuit at the output stage. As described above, when the precharge voltage is 2.2V and the half Vcc is 1.1V, the reference voltage Vref is about 1.65V.
상기와 같이 판독동작이 아닌 경우 센스앰프에 직류전류가 흘러버리는 것을 방지하기 위해 각 차동회로의 동작전류를 형성하는 전류원 MOSFET(Q5,Q10,Ql6)가 제어신호(φpr)에 의해 오프된다. 이때, 출력신호의 불안정 레벨로 되는 것을 방지하기 위해 P채널형 MOSFET(Q15)가 설치된 출력부는 제어신호(φpr)에 의해 스위치 제어하여 출력노드를 하이레벨로 고정하는 것이다. 상기 출력신호(Vo)는, 특별히 제한하지 않지만, CMOS 인버퍼회로를 통해서 비교회로(CMP)로 공급된다. 여기서, 특별히 제한하지 않지만, 상기 제어신호(φpr)로 해서 메인앰프 활성화신호를 사용할 수 있다.As described above, the current source MOSFETs Q5, Q10 and Ql6, which form the operating current of each differential circuit, are turned off by the control signal? Pr to prevent the DC current from flowing through the sense amplifier when the read operation is not performed. In this case, in order to prevent the output signal from becoming unstable, the output unit provided with the P-channel MOSFET Q15 is controlled by the control signal phi pr to fix the output node to a high level. The output signal Vo is not particularly limited, but is supplied to the comparison circuit CMP through the CMOS in-buffer circuit. Although not particularly limited, the main amplifier activation signal can be used as the control signal phi pr.
상기 실시예에서 얻어지는 작용효과는 아래와 같다. 즉,The working effect obtained in the above embodiment is as follows. In other words,
(1) 워드선에 게이트가 접속되고, 소스/드레인의 일측이 데이터선에 접속된 어드레스 선택용 MOSFET와, 상기 어드레스 선택용 MOSFET에 직렬형태로 접속된 얇은 절연막을 유전체로 하는 캐패시터로 구성되는 메모리셀에 대해서, 기록동작시에는 상기 어드레스 선택용 MOSFET를 온상태로 하여 선택된 캐패시터에 대해서 데이터선과 캐패시터의 공통전극의 사이에서 통상 동작시에 비해서 고전압을 인가하여 절연파괴를 생기게 하고, 판독동작시에는 데이터선에 공급되는 프리차지 전압과는 다른 전압을 캐패시터의 공통전극에 공급해서 데이터선의 전위변화를 센스앰프에 의해 센스하도록 하여 프로그래머블 ROM으로서 사용한다. 이 구성에 의해, 반도체 집적회로장치에서 다이내믹형 메모리셀과 동일한 사이즈의 고집적화된 프로그래머블 ROM을 내장시킬 수 있다는 효과가 얻어진다.(1) A memory comprising an address selection MOSFET having a gate connected to a word line and one side of a source / drain connected to a data line, and a capacitor having a dielectric film having a thin insulating film connected in series with the address selection MOSFET. In the write operation, the address selection MOSFET is turned on during the write operation, and a high voltage is applied to the selected capacitor between the data line and the common electrode of the capacitor, resulting in insulation breakdown, and during the read operation. A voltage different from the precharge voltage supplied to the data line is supplied to the common electrode of the capacitor so that the potential change of the data line is sensed by the sense amplifier and used as a programmable ROM. This configuration has the effect that a highly integrated programmable ROM of the same size as a dynamic memory cell can be incorporated in a semiconductor integrated circuit device.
(2) 상기 (1)의 프로그래머블 ROM이 X어드레스에 의해 액세스가 행해져 결함셀이 존재하는 Y어드레스 신호가 전기적으로 기록되는 ROM으로 해서 사용되고, 다이내믹형 RAM의 X어드레스 선택회로에 인접해서 정규회로의 메모리어레이상에 상기 프로그래머블 ROM을 배치하는 것에 의해 대폭적인 회로의 간소화를 도모하면서, 이러한 프로그래머블ROM의 판독신호와 Y어드레스신호를 비교하여 일치할 때 통상의 기록/판독동작을 행하는 메모리어레이 대신에 Y용장회로를 선택시키는 것에 의해 비트 단위로 랜덤결함을 효율 좋게 구제할 수 있다는 효과가 얻어진다.(2) The programmable ROM of (1) is used as a ROM in which access is performed by the X address and the Y address signal in which the defective cell is present is electrically recorded, and is adjacent to the X address selection circuit of the dynamic RAM. By arranging the programmable ROM on the memory array, the circuit can be greatly simplified, and the Y and Y address signals of the programmable ROM are compared and matched with each other. By selecting the redundant circuit, the effect of efficiently resolving random defects in units of bits can be obtained.
(3) X어드레스 신호와 Y어드레스 신호가 시계열적으로 입력되는 다이내믹형 RAM에 있어서, 상기 (2)에 의해 X어드레스신호와 Y어드레스신호의 입력시간차를 이용해서 불량이 존재하는 메모리어레이에서 용장회로로의 절환이 행해지므로 동작의 고속화를 도모할 수 있다는 효과가 얻어진다.(3) A redundant circuit in a dynamic RAM in which the X address signal and the Y address signal are input in time series using a difference in input time between the X address signal and the Y address signal according to (2). Since the switching to the furnace is performed, the effect of speeding up the operation can be obtained.
(4) 상기 프로그래머블 ROM을 구성하는 메모리셀의 공통전극은 기록동작시에는 워드선의 선택레벨과 동일한 전압으로 되어, 기록이 행해지는 데이터선은 회로의 접지전위로 되고, 판독동작시에는 동작전압의 1/2로 설정됨과 동시에 데이터선에는 동작전압에 대응된 프리차지 전압이 공급되는 것으로 하는 것에 의해 다이내믹형 RAM에 사용되는 것과 동일한 전압을 그대로 이용할 수 있으므로, 특별한 전원회로가 불필요하게 되어 다이내믹형 RAM과의 정합성을 좋게 할 수 있다는 효과가 얻어진다.(4) The common electrode of the memory cells constituting the programmable ROM has the same voltage as the selection level of the word line during the write operation, and the data line on which the write is made becomes the ground potential of the circuit. By setting it to 1/2 and supplying the precharge voltage corresponding to the operating voltage to the data line, the same voltage as that used in the dynamic RAM can be used as it is, so that a special power supply circuit is unnecessary, and the dynamic RAM The effect that the match with can be made favorable is acquired.
(5) 상기 프로그래머블 ROM이 다이내믹형 RAM과 동일한 어드레스 및 제어용의 입력 인터페이스부와, 복수로 되는 다이내믹형 RAM으로 구성되는 메모리장치의 데이터 버스에 대응한 입출력 인터페이스부와, 다이내믹형 RAM의 실질적인 칩 어드레스와 불량 X어드레스가 기록되는 ROM과, 상기 입력 인터페이스부에 의해 받아들여진 X어드레스와 상기 ROM에 기억된 불량 어드레스의 비교 일치신호에 의해 워드선이 선택될 때, 상기 입력 인터페이스부에 의해 받아들여진 Y어드레스 신호에 의해 Y어드레스의 선택이 행해지는 용장구제용 RAM부와, 상기 용장구제용 RAM부의 데이터 입출력 버스를 불량 칩 어드레스에 대응한 입출력회로와 접속시키는 선택회로와, 불량으로 된 다이내믹형 RAM에 대응한 데이터 버스에 접속되는 입출력회로를 선택적으로 활성화시키는 데이터 입출력부 및 상기 불량으로 된 다이내믹형 RAM의 출력단자를 판독동작시 하이 임피던스상태로 하는 제어신호를 출력시키는 마스크부를 구비하여 되는 결함구제용 반도체 집적회로장치에 있어서, 상기 프로그래머블 ROM을 사용하는 것에 의해 메모리모듈상에서 결함구제를 효율 좋게 행할 수 있다는 효과가 얻어진다.(5) The input / output interface unit corresponding to the data bus of the memory device, in which the programmable ROM comprises the same address and control as the dynamic RAM, the plurality of dynamic RAMs, and the substantial chip address of the dynamic RAM. And Y received by the input interface unit when a word line is selected by a comparison coincidence signal between a ROM in which a bad X address is recorded and a X address received by the input interface unit and a bad address stored in the ROM. A redundancy relief RAM section in which the Y address is selected by the address signal, a selection circuit connecting the data input / output bus of the redundant relief RAM section with an input / output circuit corresponding to a bad chip address, and a defective dynamic RAM. Selectively activates an input / output circuit connected to a corresponding data bus In the defect relief semiconductor integrated circuit device comprising a data input / output section and a mask section for outputting a control signal in a high impedance state during a read operation of an output terminal of the defective dynamic RAM, wherein the programmable ROM is used. As a result, the effect that defect relief can be efficiently performed on the memory module is obtained.
(6) 소거가능한 불휘발성 메모리셀이 매트릭스 배치되는 메모리어레이(정규회로)와 용장어레이를 포함하는 불휘발성 기억회로와, 상기 불휘발성 기억회로의 메모리어레이와 같은 비트선에 상기 불휘발성 메모리셀과 같은 반도체 구조로 된 메모리셀이 소거 불능상태로 되어 설치되어, 상기 메모리어레이에서 결함셀이 존재하는 Y어드레스신호가 기록되는 ROM부와, 상기 ROM부에서 판독신호와 상기 불휘발성 기억회로의 Y어드레스 신호를 비교하는 비교회로와, 상기 비교회로의 비교 일치 출력에 의해 상기 메모리어레이(정규회로) 대신에 용장 어레이를 선택하는 절환회로에 의해 비트단위로 결함구제가 가능한 불휘발성 기억장치를 얻을 수 있다는 효과가 얻어진다.(6) a nonvolatile memory circuit including a memory array (regular circuit) and a redundant array in which erasable nonvolatile memory cells are arranged in a matrix, and the nonvolatile memory cell on a bit line such as a memory array of the nonvolatile memory circuit; A memory unit having the same semiconductor structure is provided in an erase-disabled state, and a ROM unit in which a Y address signal in which a defective cell is present is written in the memory array, a read signal in the ROM unit and a Y address of the nonvolatile memory circuit. By using a comparison circuit for comparing signals and a switching circuit for selecting a redundant array instead of the memory array (regular circuit) by the comparison coincidence output of the comparison circuit, a nonvolatile memory device capable of performing defect repair in units of bits can be obtained. Effect is obtained.
이상, 본 발명자에 의해 완성된 발명을 실시예에 기초해서 구체적으로 설명하였지만, 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다. 예를들면, 프로그래머블 ROM으로 해서 사용되는 메모리셀의 플레이트전극은 다이내믹형 RAM의 플레이트 전극과 분리해서 형성하도록 하고, 판독동작시에는 하프 Vcc 이외에 회로의 접지전위 등으로 해서 데이터선의 프리차지 전압과의 차이를 크게하도록 하여도 된다. 이와 같이 하면, 판독레벨이 크게되고, 기준전압(Vref)과의 마진을 크게 할 수 있다. 센스앰프로서는 제12도와 같은 고감도의 것 이외에 입력신호 레벨에 대응해서 제12의 싱글앤드 차동 증폭회로 1개로 구성하여도 된다. 또한, 다이내믹형 RAM에 사용되는 수정된 센스앰프를 사용하는 것이어도 된다. 이 경우, 더미셀을 사용해서 기준전압을 형성하도록 하여도 된다.As mentioned above, although the invention completed by the present inventor was demonstrated concretely based on the Example, this invention is not limited to the said Example, Of course, various changes are possible in the range which does not deviate from the summary. For example, a plate electrode of a memory cell used as a programmable ROM is formed separately from a plate electrode of a dynamic RAM. During a read operation, the plate electrode of the memory cell is connected to the precharge voltage of the data line as the ground potential of the circuit in addition to the half Vcc. The difference may be increased. In this way, the read level is increased and the margin with the reference voltage Vref can be increased. As the sense amplifier, one of the twelfth single-ended differential amplifier circuits may be configured corresponding to the input signal level in addition to the high sensitivity as shown in FIG. In addition, the modified sense amplifier used for the dynamic RAM may be used. In this case, a reference voltage may be formed using a dummy cell.
결함구제의 대상인 다이내믹형 RAM은 메모리셀로 해서 다이내믹형 메모리셀을 사용하는 것을 말하고, 입출력 인터페이스를 스태틱형 RAM과 호환성을 갖도록 한 의사(paeudo) 스태이틱형 RAM으로 불리는 것이나, 입출력부에 시리얼 입출력 기능을 갖게 한 화상처리 등의 특정용도에 대한 것도 포함하는 것은 물론이다.Dynamic RAM, which is the target of defect relief, refers to the use of dynamic memory cells as memory cells, and is called a pseudo static RAM that makes the input / output interface compatible with the static RAM. It goes without saying that it also includes a specific use such as image processing having a function.
본 발명에 관한 다이내믹형 메모리셀과 같은 구조를 가진 메모리셀을 사용한 프로그래머블 ROM은 상기와 같이 다이내믹형 RAM에 탑재되고, 혹은 다이내믹형 RAM의 결함구제용 반도체 집적회로장치에 탑재되며, 이러한 다이내믹형 RAM의 결함구제에 사용되는 것 이외에 반도체 집적회로장치에 내장되는 프로그래머블 ROM에 널리 이용할 수 있는 것이다.The programmable ROM using the memory cell having the same structure as the dynamic memory cell according to the present invention is mounted in the dynamic RAM as described above or in the semiconductor integrated circuit device for defect repair of the dynamic RAM. In addition to being used for defect repair, the present invention can be widely used for a programmable ROM embedded in a semiconductor integrated circuit device.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 워드선에 게이트가 접속되고, 소스/드레인의 일측이 데이터선에 접속된 어드레스 선택용 MOSFET와, 상기 어드레스 선택용 MOSFET에 직렬형태로 접속된 얇은 절연막을 유전체로 하는 캐패시터로 구성되는 메모리셀에 대해서, 기록동작시에는 상기 어드레스 선택용 MOSFET를 온상태로 하여 선택된 캐패시터에 대해서 데이터선과 캐패시터의 공통전극의 사이에서 통상 동작시에 비해서 고전압을 인가하여 절연파괴를 생기게 하고, 판독동작시에는 데이터선에 공급되는 프리차지 전압과는 다른 전압을 캐패시터의 공통전극에 공급하여 데이터선의 전위변화를 센스앰프에 의해 센스하도록 해서 프로그래머블 ROM으로서 사용한다. 이 구성에 의해, 반도체 집적회로장치에서 다이내믹형 메모리셀과 동일한 사이즈의 고집적화된 프로그래머블 ROM을 내장시킬 수 있다.The effect obtained by the typical thing of the invention disclosed in this application is briefly described as follows. That is, a memory cell composed of a capacitor having a dielectric having a thin film insulating film connected in series with the address selection MOSFET and a gate connected to the word line and one side of the source / drain connected to the data line. In the write operation, the address selection MOSFET is turned on, and a higher voltage is applied to the selected capacitor between the data line and the common electrode of the capacitor than in normal operation to cause insulation breakdown. A voltage different from the precharge voltage supplied to the line is supplied to the common electrode of the capacitor so that the potential change of the data line is sensed by the sense amplifier and used as a programmable ROM. This configuration makes it possible to embed a highly integrated programmable ROM of the same size as a dynamic memory cell in a semiconductor integrated circuit device.
상기의 프로그래머블 ROM이 X어드레스에 의해 액세스가 행해져 결함셀이 존재하는 Y어드레스 신호가 전기적으로 기록되는 ROM으로 해서 사용되고, 다이내믹형 RAM의 X어드레스 선택회로에 인접해서 정규회로의 메모리어레이상에 상기 프로그래머블 ROM을 배치하는 것에 의해 대폭적인 회로의 간소화를 도모하면서, 이러한 프로그래머블 ROM의 판독신호와 Y어드레스신호를 비교하여 일치할 때, 메모리어레이(정규회로) 대신에 Y용장회로를 선택시키는 것에 의해 비트 단위로 랜덤결함을 효율 좋게 구제할 수 있다.The programmable ROM is accessed as an X address and used as a ROM in which a Y address signal in which a defective cell is present is electrically recorded. The programmable ROM is adjacent to an X address selection circuit of a dynamic RAM and is arranged on a memory array of a regular circuit. By arranging the ROM, a large circuit can be simplified, and when the read signal and the Y address signal of the programmable ROM are compared and matched, the Y redundant circuit is selected instead of the memory array (regular circuit). Can be used to efficiently eliminate random defects.
X어드레스 신호와 Y어드레스 신호가 시계열적으로 입력되는 다이내믹형 RAM에 있어서 상기에 의해 X어드레스신호와 Y어드레스신호의 입력시간차를 이용해서 메모리어레이(정규회로)에서 용장회로로의 절환이 행해지므로 동작의 고속화를 도모할 수 있다.In the dynamic RAM in which the X address signal and the Y address signal are input in time series, the switching from the memory array (regular circuit) to the redundant circuit is performed by using the input time difference between the X address signal and the Y address signal. The speed can be increased.
상기 프로그래머블 ROM을 구성하는 메모리셀의 공통전극은 기록동작시에는 워드선의 선택레벨과 동일한 전압으로 되어, 기록이 행해지는 데이터선은 회로의 접지전위로 되고, 판독동작시에는 동작전압의 1/2로 설정됨과 동시에 데이터선에는 동작전압에 대응된 프리차지 전압이 공급되는 것으로 하는 것에 의해 다이내믹형 RAM에 사용되는 것과 동일한 전압을 그대로 이용할 수 있으므로, 특별한 전원회로가 불필요하게 되어 다이내믹형 RAM과의 정합성을 좋게 할 수 있다.The common electrode of the memory cell constituting the programmable ROM has the same voltage as the selection level of the word line during the write operation, and the data line on which the write is made becomes the ground potential of the circuit, and half of the operating voltage during the read operation. In addition, since the precharge voltage corresponding to the operating voltage is supplied to the data line, the same voltage as that used in the dynamic RAM can be used as it is, so that a special power supply circuit is not necessary, so that it matches the dynamic RAM. Can make it good.
상기 프로그래머블 ROM이 다이내믹형 RAM과 동일한 어드레스 및 제어용의 입력 인터페이스부와, 복수로 되는 다이내믹형 RAM으로 구성되는 메모리장치의 데이터 버스에 대응한 입출력 인터페이스부와, 다이내믹형 RAM의 실질적인 칩 어드레스와 불량 X어드레스가 기록되는 ROM과, 상기 입력 인터페이스부에 의해 받아들여진X어드레스신호와 상기 ROM에 기억된 불량 어드레스의 비교 일치신호에 의해 워드선이 선택될 때, 상기 입력 인터페이스부에 의해 받아들여진 Y어드레스 신호에 의해 컬럼의 선택이 행해지는 용장구제용 RAM부와, 상기 용장구제용 RAM부의 데이터 입출력 데이터버스를 불량 칩 어드레스에 대응한 입출력회로 및 접속시키는 선택회로와, 불량으로 된 다이내믹형 RAM에 대응한 버스에 접속되는 입출력회로를 선택적으로 활성화시키는 데이터 입출력부와, 상기 불량으로 된 다이내믹형 RAM의 출력단자를 판독동작시 하이 임피던스상태로 하는 제어신호를 출력시키는 마스크부를 구비하여 되는 결함구제용 반도체 집적회로장치 있어서, 상기 프로그래머블 ROM을 사용하는 것에 의해 메모리모듈상에서 결함구제를 효율 좋게 행할 수 있다.The programmable ROM has the same address and control input interface unit as the dynamic RAM, an input / output interface unit corresponding to the data bus of the memory device including a plurality of dynamic RAMs, and a substantial chip address and defect X of the dynamic RAM. Y address signal received by the input interface unit when a word line is selected by a comparison matching signal between a ROM in which an address is written and an X address signal received by the input interface unit and a bad address stored in the ROM. A redundancy relief RAM section for selecting columns by means of a redundancy relief section, an input / output circuit corresponding to a bad chip address, and a selection circuit connecting the data input / output data buses of the redundant relief RAM section with a defective dynamic RAM; Data that selectively activates the input / output circuit connected to the bus A defect remedy semiconductor integrated circuit device comprising an input / output section and a mask section for outputting a control signal in a high impedance state during a read operation of an output terminal of a defective dynamic RAM, by using the programmable ROM. Defect repair can be efficiently performed on the memory module.
소거가능한 불휘발성 메모리셀이 매트릭스 배치되는 메모리어레이와 용장어레이를 포함하는 불휘발성 기억회로와, 상기 불휘발성 기억회로의 메모리어레이와 같은 비트선에 상기 불휘발성 메모리셀과 같은 반도체 구조로 된 메모리셀이 소거 불능상태로 되어 설치되어, 상기 메모리어레이에서 결함셀이 존재하는 Y어드레스신호가 기록되는 ROM부와, 상기 ROM부에서 판독신호와 상기 불휘발성 기억회로의 Y어드레스 신호를 비교하는 비교회로와, 상기 비교회로의 비교 일치 출력에 의해 상기 메모리어레이 대신에 상기 용장 어레이를 선택하는 절환회로에 의해 비트단위로 결함구제가 가능한 불휘발성 기억장치를 얻을 수 있다.A nonvolatile memory circuit including a memory array and a redundant array in which erasable nonvolatile memory cells are arranged in a matrix; and a memory cell having a semiconductor structure such as the nonvolatile memory cell on a bit line such as a memory array of the nonvolatile memory circuit. A ROM section in which the erasure disable state is provided, in which a Y address signal in which a defective cell exists in the memory array is written; and a comparison circuit for comparing a read signal and a Y address signal in the nonvolatile memory circuit in the ROM section; In addition, a nonvolatile memory device capable of performing defect repair in units of bits can be obtained by a switching circuit which selects the redundant array instead of the memory array by the comparison coincidence output of the comparison circuit.
제 1 도는 본 발명에 관한 프로그래머블(programmable) ROM을 사용해서 랜덤결함구제가 행해지는 다이내믹형 RAM의 일실시예를 나타내는 주요부 블럭도,1 is a main block diagram showing an embodiment of a dynamic RAM in which random defect relief is performed using a programmable ROM according to the present invention;
제 2 도는 본 발명에 관한 프로그래머블 ROM을 사용해서 랜덤결함구제가 행해지는 다이내믹형 RAM의 다른 일실시예를 나타내는 주요부 블럭도,2 is a main block diagram showing another embodiment of a dynamic RAM in which random defect relief is performed using a programmable ROM according to the present invention;
제 3 도는 상기 다이내믹형 RAM과 프로그래머블 ROM의 메모리 어레이의 일실시예를 나타내는 개략블럭도,3 is a schematic block diagram illustrating an embodiment of a memory array of the dynamic RAM and the programmable ROM;
제 4 도는 상기 프로그래머블 ROM의 메모리셀에 대한 기록동작과 판독동작의 일실시예를 나타내는 설명도.4 is an explanatory diagram showing one embodiment of a write operation and a read operation for a memory cell of the programmable ROM;
제 5 도는 상기 프로그래머블 ROM의 기록동작의 일예를 설명하기 위한 구성도,5 is a configuration diagram for explaining an example of a write operation of the programmable ROM;
제 6 도는 상기 다이내믹형 RAM 및 프로그래머블 ROM의 메모리셀의 일실시예를 나타내는 개략단면도,6 is a schematic cross-sectional view showing an embodiment of a memory cell of the dynamic RAM and the programmable ROM;
제 7 도는 상기 메모리셀의 일실시예를 나타내는 개략 레이아웃 도면,7 is a schematic layout diagram illustrating an embodiment of the memory cell;
제 8 도는 본 발명을 EPROM의 결함구제에 적용한 경우의 일실시예를 나타내는 회로도,8 is a circuit diagram showing an embodiment in which the present invention is applied to a defect repair of an EPROM;
제 9 도는 본 발명이 적용된 반도체 기억장치를 사용한 퍼스널 컴퓨터 시스템의 일실시예를 나타내는 구성도,9 is a block diagram showing an embodiment of a personal computer system using the semiconductor memory device to which the present invention is applied;
제 10 도는 본 발명에 관한 프로그래머블 ROM이 사용된 결함구제용 LSI의 일실시예를 나타내는 블록도,10 is a block diagram showing an embodiment of a defect repair LSI using a programmable ROM according to the present invention;
제 11 도는 상기 결함구제용 LSI를 탑재한 메모리장치의 일실시예를 나타내는 블록도,11 is a block diagram showing an embodiment of a memory device equipped with the defect repair LSI;
제 12 도는 본 발명에 관한 프로그래머블 ROM의 판독장치에 사용되는 센스앰프의 일실시예를 나타내는 회로도이다.12 is a circuit diagram showing an embodiment of a sense amplifier used in the reading device of the programmable ROM according to the present invention.
** 도면의 주요부분에 대한 부호의 설명 **** Explanation of symbols for main parts of drawings **
X-AB...X어드레스버퍼 X-DEC...X디코더회로,X-AB ... X address buffer X-DEC ... X decoder circuit,
WD...워드드라이버, Y-AB...Y어드레스버퍼,WD ... word driver, Y-AB ... Y address buffer,
Y-DEC...Y디코더회로, R-YDEC...용장용선택회로,Y-DEC ... Y decoder circuit, R-YDEC ... redundancy selection circuit,
R-ARY1...제1용장회로, R-ARY2...제2용장회로,R-ARY1 ... first redundant circuit, R-ARY2 ... second redundant circuit,
I/O...입출력회로, CPU...중앙처리장치,I / O ... input / output circuitry, CPU ... central processing unit,
DP...디스플레이, FDD...플로피디스크드라이브,DP ... display, FDD ... floppy disk drive,
FD...플로피디스크, file M...파일메모리,FD ... floppy disk, file M ... file memory,
KB...키보드, HDD...하드디스크드라이브,KB ... keyboard, HDD ... hard disk drive,
SA1,SA2...센스앰프, PROGRAM...기록회로.SA1, SA2 ... sense amplifier, PROGRAM ... recording circuit.
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