JPH04106800A - Read-only semiconductor memory device - Google Patents

Abstract

PURPOSE:To decrease the complicacy of an inspecting method and to shorten the inspection time by providing an inspection cell in which inspection data is written, transmitting inspection cell data to a read-out circuit, and executing read-out of memory cell data, while using its data. CONSTITUTION:When a high voltage being higher enough than a value of the sum of a threshold voltage of a transistor TR P2 and a power supply voltage is applied to A1 as a read-out operation, D2 becomes an H level, and a signal the inverse of A2 and same A2 become an H level and an L level, respectively. In this case, TRs N5 - N8 are turned on, TRs N9 - N12 are turned off, and to a row selector 13, an inspection cell 12 is connected, output signals from the cell 12 become D3 - D6, and by the circuit 13, a row is selected and becomes a signal D7. Accordingly, by inputting alternately the high voltage and the address input to a high voltage signal control circuit 15 by this circuit, a read- out operation from '0' to '1' can be realized easily with regard to all ROM codes 1 even in the case of arrangement in which plural pieces of '1' are continued in the ROM code.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マスクプログラマブル読み出し専用型半導体
＝己録装Ｍ（以下、マスクＲＯＭと称す）に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a mask programmable read-only semiconductor = self-recording M (hereinafter referred to as mask ROM).

従来の技術 マスクＲＯＭでは、製造工程において、記録されるべき
データ（ＲＯＭコード）に対応したマスクパターンによ
ってデータの書き込みが行われている。In a conventional mask ROM, data is written in a manufacturing process using a mask pattern corresponding to the data (ROM code) to be recorded.

以下に従来のマスクＲＯＭの構成についで説明する。The structure of a conventional mask ROM will be explained below.

第２図は従来のマスクＲＯＭの行セレクタ回路からメモ
リーセル、列セレクタ回路出力までのブロック図である
。第２図において、２１はメモリーセルマトリクス、２
４は行セレクタ回路、２３は列セレクタ回路、８３〜Ｓ
ｌ＋はそれぞれ信号を表わしている。メモリーセルマト
リクス２１は、図示を簡単化するため、行４ビット、列
４ビット計１６ビツト構成で示しており、図中−０−１
−はＲＯＭコードを示している。FIG. 2 is a block diagram of a conventional mask ROM from a row selector circuit to a memory cell and a column selector circuit output. In FIG. 2, 21 is a memory cell matrix;
4 is a row selector circuit, 23 is a column selector circuit, 83 to S
Each l+ represents a signal. To simplify the illustration, the memory cell matrix 21 is shown with a total of 16 bits, 4 bits in rows and 4 bits in columns, and -0-1 in the figure.
- indicates a ROM code.

上記の構成例では、行セレクタ回路により゛選択された
行のメモリーセルマトリクス２１からの出力信号８３〜
Ｓｓは列セレクタ回路２３によって１列が選択され、信
号Ｓ＋＋となって読み出される。In the above configuration example, the row selector circuit outputs the output signals 83 to 83 from the memory cell matrix 21 in the selected row.
One column of Ss is selected by the column selector circuit 23 and read out as a signal S++.

一方、メモリーセルマトリクスは一般的にはデーターＯ
−および−１“か不規則に書き込まれる。この製造工程
で書き込まれたデータの検査手法としては、前記メモリ
ーセルマトリクスの行方向または列方向へ順次規則的に
読み出すように、所定の規則性に従って読み出す方法が
一般的である。On the other hand, the memory cell matrix generally stores data
- and -1" are written irregularly. The method for inspecting the data written in this manufacturing process is to read data sequentially and regularly in the row direction or column direction of the memory cell matrix according to a predetermined regularity. A common method is to read out the information.

発明が解決しようとする課題 メモリの内容を読み出す順序として一〇“−一１″−〇
”→“Ｏ“　°ドー”１″　“１″→”Ｏ〜のそれぞれ
の読み出し方によりスピード、特異性の異なる場合が多
い。ＲＯＭデータはカスタマ支給のものであり、データ
”０”１゛の配分・順序は不規則であるから規則的なパ
ターンで走査を行う通常の検査方法ては読み出し方にか
たよりが出る。カスタマ側ではどういう走査方法で読み
出しが行われるかわからないため、カスタマ支給のデー
タだけでは、そのデータの読み出し順序について自由に
プログラムすることができない。Problems to be Solved by the Invention The order in which the contents of the memory are read out is 10"-11"-0"→"O"°do"1""1"→"O~. often differ. The ROM data is provided by the customer, and the distribution and order of data "0" and "1" is irregular, so the reading method is biased in the normal inspection method of scanning in a regular pattern. Since the customer does not know what scanning method will be used to read out the data, it is not possible to freely program the data readout order using customer-supplied data alone.

したがって、°〇−と”１”の読み出し動作バランスを
全メモリセル領域について検査することはできず、その
ため通常の検査は“ワースト′の条件で行われていると
はいえない。すなわち、全メモリセルの完全な検査が困
難であるという課題を有している。Therefore, it is not possible to test the read operation balance between °〇- and "1" for the entire memory cell area, and therefore it cannot be said that normal testing is performed under the "worst" conditions. The problem is that complete cell inspection is difficult.

課題を解決するための手段 この課題を解決するために、本発明の読み出し専用型半
導体記憶装置では、検査用データを書き込んだ検査用セ
ルを設け、検査用データとしてすべての゛メモリセルを
ワーストの条件で検査するためにプログラムしやすいデ
ータをあらかじめ書き込んで、外部入力端子より印加さ
れた信号によって検査用セルをデコードする選択用回路
により検査用セルデータを読み出し回路に伝え、そのデ
ータを使用しながらメモリセルデータの読み出しを行な
う。Means for Solving the Problem In order to solve this problem, in the read-only semiconductor memory device of the present invention, a test cell in which test data is written is provided, and as the test data, all the memory cells are Data that is easy to program for testing under certain conditions is written in advance, and the selection circuit decodes the testing cell using a signal applied from an external input terminal, which transmits the testing cell data to the reading circuit. Reads memory cell data.

作用 以上の構成によって、外部入力端子に信号を印加するこ
とにより、あらかじめ所定のデータを書き込んだ検査用
セル情報を読み出すことかできる。Effect With the above-described configuration, test cell information in which predetermined data has been written in advance can be read by applying a signal to the external input terminal.

したがって、ＲＯＭコード検査時にデーター〇−−゛１
”の選択順序を容易にプログラムすることができること
から、検査手法の複雑さも減少し、検査時間を短縮する
ことも可能になる。Therefore, when inspecting the ROM code, the data 〇--゛1
Since the selection order of `` can be easily programmed, the complexity of the inspection method can be reduced and the inspection time can also be shortened.

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.

第１図は本実施例の回路図である。FIG. 1 is a circuit diagram of this embodiment.

図において、１は電源電圧ＶＤＤ、２は接地電位Ｖ　Ｓ
Ｓ　％　Ｐ　ｌ〜Ｐ　５はＰチャンネルＭＯＳトランジ
スタ、Ｎｌ−Ｎ１２はＮチャンネルＭＯＳトランジスタ
、Ｄ１〜Ｄ７、ＡＩ、Ａ２、Ａ２は信号名、１１はメモ
リーセル、１２は検査用セル、１３は列セレクタ回路、
１４は行セレクタ回路、１５は高圧信号制御回路を表し
ている。メモリーセルマトリクスは従来例と同様に１６
ビツト構成で示しており、図中”０゛１”はＲＯＭコー
ドを示している。In the figure, 1 is the power supply voltage VDD, 2 is the ground potential VS
S % P l to P 5 are P-channel MOS transistors, Nl-N12 are N-channel MOS transistors, D1 to D7, AI, A2, A2 are signal names, 11 is a memory cell, 12 is a test cell, 13 is a column selector circuit,
14 represents a row selector circuit, and 15 represents a high voltage signal control circuit. The memory cell matrix is 16 as in the conventional example.
It is shown in a bit configuration, and "0.1" in the figure indicates a ROM code.

ＰチャンネルＭＯＳトランンスタＰ１のソースには信号
Ａ１が印加されており、同トランジスタのゲートとトレ
インは信号Ｄ１でトランジスタＰ２のソースと接続して
いる。前記トランジスタＰ２のドレインとＮチャンネル
ＭＯＳトランジスタＮ　ρドレインは信号Ｄ１で接続し
ており、またゲートには共にｖＤＤが印加されている。A signal A1 is applied to the source of the P-channel MOS transistor P1, and the gate and train of the transistor are connected to the source of the transistor P2 by a signal D1. The drain of the transistor P2 and the drain of the N-channel MOS transistor Nρ are connected by a signal D1, and vDD is applied to both gates.

前記トランジスタＮ【のソースはＶＳＳと接続しており
、信号Ｄ２１ま二つのインバータを経て信号Ａ２に、さ
らにもう一つのインバータによって信号Ａ２となる。The source of the transistor N is connected to VSS, and the signal D21 passes through two inverters to become a signal A2, and then to another inverter to become a signal A2.

Ｎチャンネル、ＭＯＳトランジスタＮ５〜Ｎ８のゲート
には信号Ａ２が、ＮチャンネルＭＯ８ｈランシスタＮ９
〜Ｎ１２のゲートには信号Ａ２が印加されており、トラ
ンジスタＮ５〜Ｎｅを介して検査用セルが、トランジス
タＮ９〜Ｎ１２を介してメモ１ｊ−セルが列セレクタ回
路１３に接続されている。A signal A2 is applied to the gates of N-channel MOS transistors N5 to N8, and a signal A2 is applied to the gates of N-channel MOS transistors N5 to N8.
A signal A2 is applied to the gates of the transistors N5 to N12, and the test cell is connected to the column selector circuit 13 via the transistors N5 to Ne, and the memo 1j-cell is connected to the column selector circuit 13 via the transistors N9 to N12.

以下、本実施例の動作について説明する。The operation of this embodiment will be explained below.

マス、Ａ１にＶｓｓ−Ｖｏｒ＋間の任意の電圧を印ｂａ
するかまたはオープン状態にすると、Ｄ２はＬ“レベル
になり、信号Ａ２は°Ｌ“レベル、Ａ：は−Ｈ−レベル
になる。このときトランジスタＮ５〜Ｎ８はオフに、ま
たトランジスタＮ９〜Ｎ１２はオンになり、列セレクタ
回路１３にはメモリーセル１１か選択され、メモリー七
ル１１のうち行セレクタ回路１４により選択された行の
データが出力信号Ｄ３〜Ｄ６となり、列トランジスタ回
路１３によりそのうちの１列が選択されて信号Ｄ７とな
る。Mark any voltage between Vss-Vor+ on mass, A1 ba
When it is turned on or opened, D2 goes to L" level, signal A2 goes to °L" level, and A: goes to -H- level. At this time, the transistors N5 to N8 are turned off, and the transistors N9 to N12 are turned on, and the column selector circuit 13 selects one of the memory cells 11, and the data in the row selected by the row selector circuit 14 in the memory cell 11 is stored. become output signals D3 to D6, one of which is selected by the column transistor circuit 13 and becomes a signal D7.

次の読み出し動作としてＡ１にトランジスタＰ２の閾値
電圧と電源電圧との和の値より十分高い高電圧（通常約
９ｖ前後）を印加すると、Ｄ２は−Ｈ″しベルになり、
信号Ａ２は”Ｈ“レベル、同Ａ２は”Ｌ”レベルになる
。このときトランジスタＮ５〜ＮＢはオン、トランジス
タＮ９〜Ｎ＋２はオフし、列セレクタ回路１３には検査
用セル１５が接続され、検査用メモリセル１５からの出
力信号がＤ３〜Ｄ６となり、列セレクタ回路１３により
列が選択されて信号Ｄ７となる。したがって、この回路
により高圧信号制御回路に高電圧とアドレス入力を交互
に人力することによってＲＯＭコードで”１”が複数個
連続した配置の場合でも全てのＲＯＭコード′１−につ
いて“Ｏ゛から１”への読み出し動作が容易に実現でき
る。As the next read operation, when a high voltage (usually around 9V) that is sufficiently higher than the sum of the threshold voltage of transistor P2 and the power supply voltage is applied to A1, D2 becomes -H'' and becomes a bell.
The signal A2 becomes "H" level, and the signal A2 becomes "L" level. At this time, transistors N5 to NB are turned on, transistors N9 to N+2 are turned off, the test cell 15 is connected to the column selector circuit 13, the output signals from the test memory cell 15 become D3 to D6, and the column selector circuit 13 is connected to the test cell 15. The column is selected and becomes the signal D7. Therefore, by using this circuit to alternately input high voltage and address to the high voltage signal control circuit, even if the ROM code has a plurality of consecutive "1"s, all ROM codes '1-' can be changed from "O" to "1" ” read operation can be easily realized.

なお、本実施例は外部入力端子に通常電圧、或いは高電
圧を印加する高圧信号制御回路を使用したが、この回路
のかわりに通常のインバータ回路を使用してもよい。ま
た本実施例では検査用データとして全てＯ−を書き込ん
でいるが、検査用データとして全て“１゛や°０°　−
１−の任意のデータを書き込んでもよい。さらに、本実
施例では検査用セルを行方向に対して設置したが、列方
向に対して設置してもよいことはいうまでもない。Although this embodiment uses a high voltage signal control circuit that applies a normal voltage or high voltage to the external input terminal, a normal inverter circuit may be used instead of this circuit. In addition, in this embodiment, all O- is written as inspection data, but all inspection data is “1゛” or °0° -
Any data of 1- may be written. Furthermore, although the test cells are installed in the row direction in this embodiment, it goes without saying that they may be installed in the column direction.

発明の効果 以上述べたように、本発明によれば、検査データを書き
込んだ検査用セルを設け、外部入力端子から印加された
信号によって前記検査用セルをデコードする選択用回路
により、前記検査用情報を読み出すこおができる。その
結果、マスクＲＯＭにおいてはＲＯＭコード検査時にデ
ーター〇”　−１”の選択順序を容易にプログラムする
ことができることから、検査手法の複雑さを減少し、検
査時間を短縮することかできる。Effects of the Invention As described above, according to the present invention, a test cell in which test data is written is provided, and a selection circuit decodes the test cell by a signal applied from an external input terminal. Able to read information. As a result, in the mask ROM, the selection order of data 0"-1" can be easily programmed when inspecting the ROM code, thereby reducing the complexity of the inspection method and shortening the inspection time.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明にかかる半導体装置の一実施例の回路図
、第２図は従来の半導体装置のブロック図である。 １・・・・・・電源、２・・・・・・接地電位、１１・
・・・・・メモリーセル、１２・・・・・・検査用セル
、１３・・・・・・列セレクタ回路、１４・・・・・・
行デコーダ回路、１５・・・・・・高圧信号制御回路、
Ｐ、−Ｐ５・・・・・ＰチャンネルＭＯＳトランジスタ
、ＮＩ〜Ｎ１２・・・・・・ＮチャンネルＭＯＳトラン
ジスタ。 代理人の氏名　弁理士　小鍜治明　はが２名１　宝庫 ２１沌を仇 １１　　メモリーセル マトリつλ ７２−検１用メ士り−ｔル ア３　　ウ・Ｉじしフタ田詩 １４　　行乞し勺′１１ｎ語 第１図 １５　　１１７ｆｚ＋Ｚ　％ｔｌ’５ｔ’ｎｊＷＤｒ−
Ｄ７　　Ａ＋、ＡｘＴｘ イー号３コ ＮフＮ５ｔｂＮ乎、ＮｒＮｔ、〜７ＮｌｌＶ９ｔｈｅＮ
Ｉ＋、＋Ｖ＋ｚ ＮＨＯ２−ランヅスク Ｐ＋ｈＰＪＰ＋、触 ＰＭＯ５ドランジ゛スタFIG. 1 is a circuit diagram of an embodiment of a semiconductor device according to the present invention, and FIG. 2 is a block diagram of a conventional semiconductor device. 1...Power supply, 2...Ground potential, 11.
... Memory cell, 12 ... Test cell, 13 ... Column selector circuit, 14 ...
Row decoder circuit, 15... High voltage signal control circuit,
P, -P5...P channel MOS transistor, NI~N12...N channel MOS transistor. Agent's name Patent attorney Haruaki Ogata 2 people 1 Treasure house 21 Chaos as enemy 11 Memory cell matoritsu 11n words Figure 1 15 117fz+Z %tl'5t'njWDr-
D7 A+, AxTx E No. 3 KoNfu N5tbN乎, NrNt, ~7NllV9theN
I+, +V+z NHO2-Landusk P+hPJP+, touch PMO5 Drangister

Claims (1)

【特許請求の範囲】[Claims] 　検査用データを書き込んだ検査用セルと、外部入力端
子から印加された信号によって前記検査用セルをデコー
ドする選択用回路と、前記検査用セル情報を読み出し回
路に伝える回路とを備えた読み出し専用型半導体記録装
置。A read-only type comprising a test cell in which test data is written, a selection circuit that decodes the test cell using a signal applied from an external input terminal, and a circuit that transmits the test cell information to a readout circuit. Semiconductor recording device.