JPH04106800A - Read-only semiconductor memory device - Google Patents
Read-only semiconductor memory deviceInfo
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- JPH04106800A JPH04106800A JP2225781A JP22578190A JPH04106800A JP H04106800 A JPH04106800 A JP H04106800A JP 2225781 A JP2225781 A JP 2225781A JP 22578190 A JP22578190 A JP 22578190A JP H04106800 A JPH04106800 A JP H04106800A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マスクプログラマブル読み出し専用型半導体
=己録装M(以下、マスクROMと称す)に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a mask programmable read-only semiconductor = self-recording M (hereinafter referred to as mask ROM).
従来の技術
マスクROMでは、製造工程において、記録されるべき
データ(ROMコード)に対応したマスクパターンによ
ってデータの書き込みが行われている。In a conventional mask ROM, data is written in a manufacturing process using a mask pattern corresponding to the data (ROM code) to be recorded.
以下に従来のマスクROMの構成についで説明する。The structure of a conventional mask ROM will be explained below.
第2図は従来のマスクROMの行セレクタ回路からメモ
リーセル、列セレクタ回路出力までのブロック図である
。第2図において、21はメモリーセルマトリクス、2
4は行セレクタ回路、23は列セレクタ回路、83〜S
l+はそれぞれ信号を表わしている。メモリーセルマト
リクス21は、図示を簡単化するため、行4ビット、列
4ビット計16ビツト構成で示しており、図中−0−1
−はROMコードを示している。FIG. 2 is a block diagram of a conventional mask ROM from a row selector circuit to a memory cell and a column selector circuit output. In FIG. 2, 21 is a memory cell matrix;
4 is a row selector circuit, 23 is a column selector circuit, 83 to S
Each l+ represents a signal. To simplify the illustration, the memory cell matrix 21 is shown with a total of 16 bits, 4 bits in rows and 4 bits in columns, and -0-1 in the figure.
- indicates a ROM code.
上記の構成例では、行セレクタ回路により゛選択された
行のメモリーセルマトリクス21からの出力信号83〜
Ssは列セレクタ回路23によって1列が選択され、信
号S++となって読み出される。In the above configuration example, the row selector circuit outputs the output signals 83 to 83 from the memory cell matrix 21 in the selected row.
One column of Ss is selected by the column selector circuit 23 and read out as a signal S++.
一方、メモリーセルマトリクスは一般的にはデーターO
−および−1“か不規則に書き込まれる。この製造工程
で書き込まれたデータの検査手法としては、前記メモリ
ーセルマトリクスの行方向または列方向へ順次規則的に
読み出すように、所定の規則性に従って読み出す方法が
一般的である。On the other hand, the memory cell matrix generally stores data
- and -1" are written irregularly. The method for inspecting the data written in this manufacturing process is to read data sequentially and regularly in the row direction or column direction of the memory cell matrix according to a predetermined regularity. A common method is to read out the information.
発明が解決しようとする課題
メモリの内容を読み出す順序として一〇“−一1″−〇
”→“O“ °ドー”1″ “1″→”O〜のそれぞれ
の読み出し方によりスピード、特異性の異なる場合が多
い。ROMデータはカスタマ支給のものであり、データ
”0”1゛の配分・順序は不規則であるから規則的なパ
ターンで走査を行う通常の検査方法ては読み出し方にか
たよりが出る。カスタマ側ではどういう走査方法で読み
出しが行われるかわからないため、カスタマ支給のデー
タだけでは、そのデータの読み出し順序について自由に
プログラムすることができない。Problems to be Solved by the Invention The order in which the contents of the memory are read out is 10"-11"-0"→"O"°do"1""1"→"O~. often differ. The ROM data is provided by the customer, and the distribution and order of data "0" and "1" is irregular, so the reading method is biased in the normal inspection method of scanning in a regular pattern. Since the customer does not know what scanning method will be used to read out the data, it is not possible to freely program the data readout order using customer-supplied data alone.
したがって、°〇−と”1”の読み出し動作バランスを
全メモリセル領域について検査することはできず、その
ため通常の検査は“ワースト′の条件で行われていると
はいえない。すなわち、全メモリセルの完全な検査が困
難であるという課題を有している。Therefore, it is not possible to test the read operation balance between °〇- and "1" for the entire memory cell area, and therefore it cannot be said that normal testing is performed under the "worst" conditions. The problem is that complete cell inspection is difficult.
課題を解決するための手段
この課題を解決するために、本発明の読み出し専用型半
導体記憶装置では、検査用データを書き込んだ検査用セ
ルを設け、検査用データとしてすべての゛メモリセルを
ワーストの条件で検査するためにプログラムしやすいデ
ータをあらかじめ書き込んで、外部入力端子より印加さ
れた信号によって検査用セルをデコードする選択用回路
により検査用セルデータを読み出し回路に伝え、そのデ
ータを使用しながらメモリセルデータの読み出しを行な
う。Means for Solving the Problem In order to solve this problem, in the read-only semiconductor memory device of the present invention, a test cell in which test data is written is provided, and as the test data, all the memory cells are Data that is easy to program for testing under certain conditions is written in advance, and the selection circuit decodes the testing cell using a signal applied from an external input terminal, which transmits the testing cell data to the reading circuit. Reads memory cell data.
作用
以上の構成によって、外部入力端子に信号を印加するこ
とにより、あらかじめ所定のデータを書き込んだ検査用
セル情報を読み出すことかできる。Effect With the above-described configuration, test cell information in which predetermined data has been written in advance can be read by applying a signal to the external input terminal.
したがって、ROMコード検査時にデーター〇−−゛1
”の選択順序を容易にプログラムすることができること
から、検査手法の複雑さも減少し、検査時間を短縮する
ことも可能になる。Therefore, when inspecting the ROM code, the data 〇--゛1
Since the selection order of `` can be easily programmed, the complexity of the inspection method can be reduced and the inspection time can also be shortened.
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図は本実施例の回路図である。FIG. 1 is a circuit diagram of this embodiment.
図において、1は電源電圧VDD、2は接地電位V S
S % P l〜P 5はPチャンネルMOSトランジ
スタ、Nl−N12はNチャンネルMOSトランジスタ
、D1〜D7、AI、A2、A2は信号名、11はメモ
リーセル、12は検査用セル、13は列セレクタ回路、
14は行セレクタ回路、15は高圧信号制御回路を表し
ている。メモリーセルマトリクスは従来例と同様に16
ビツト構成で示しており、図中”0゛1”はROMコー
ドを示している。In the figure, 1 is the power supply voltage VDD, 2 is the ground potential VS
S % P l to P 5 are P-channel MOS transistors, Nl-N12 are N-channel MOS transistors, D1 to D7, AI, A2, A2 are signal names, 11 is a memory cell, 12 is a test cell, 13 is a column selector circuit,
14 represents a row selector circuit, and 15 represents a high voltage signal control circuit. The memory cell matrix is 16 as in the conventional example.
It is shown in a bit configuration, and "0.1" in the figure indicates a ROM code.
PチャンネルMOSトランンスタP1のソースには信号
A1が印加されており、同トランジスタのゲートとトレ
インは信号D1でトランジスタP2のソースと接続して
いる。前記トランジスタP2のドレインとNチャンネル
MOSトランジスタN ρドレインは信号D1で接続し
ており、またゲートには共にvDDが印加されている。A signal A1 is applied to the source of the P-channel MOS transistor P1, and the gate and train of the transistor are connected to the source of the transistor P2 by a signal D1. The drain of the transistor P2 and the drain of the N-channel MOS transistor Nρ are connected by a signal D1, and vDD is applied to both gates.
前記トランジスタN【のソースはVSSと接続しており
、信号D21ま二つのインバータを経て信号A2に、さ
らにもう一つのインバータによって信号A2となる。The source of the transistor N is connected to VSS, and the signal D21 passes through two inverters to become a signal A2, and then to another inverter to become a signal A2.
Nチャンネル、MOSトランジスタN5〜N8のゲート
には信号A2が、NチャンネルMO8hランシスタN9
〜N12のゲートには信号A2が印加されており、トラ
ンジスタN5〜Neを介して検査用セルが、トランジス
タN9〜N12を介してメモ1j−セルが列セレクタ回
路13に接続されている。A signal A2 is applied to the gates of N-channel MOS transistors N5 to N8, and a signal A2 is applied to the gates of N-channel MOS transistors N5 to N8.
A signal A2 is applied to the gates of the transistors N5 to N12, and the test cell is connected to the column selector circuit 13 via the transistors N5 to Ne, and the memo 1j-cell is connected to the column selector circuit 13 via the transistors N9 to N12.
以下、本実施例の動作について説明する。The operation of this embodiment will be explained below.
マス、A1にVss−Vor+間の任意の電圧を印ba
するかまたはオープン状態にすると、D2はL“レベル
になり、信号A2は°L“レベル、A:は−H−レベル
になる。このときトランジスタN5〜N8はオフに、ま
たトランジスタN9〜N12はオンになり、列セレクタ
回路13にはメモリーセル11か選択され、メモリー七
ル11のうち行セレクタ回路14により選択された行の
データが出力信号D3〜D6となり、列トランジスタ回
路13によりそのうちの1列が選択されて信号D7とな
る。Mark any voltage between Vss-Vor+ on mass, A1 ba
When it is turned on or opened, D2 goes to L" level, signal A2 goes to °L" level, and A: goes to -H- level. At this time, the transistors N5 to N8 are turned off, and the transistors N9 to N12 are turned on, and the column selector circuit 13 selects one of the memory cells 11, and the data in the row selected by the row selector circuit 14 in the memory cell 11 is stored. become output signals D3 to D6, one of which is selected by the column transistor circuit 13 and becomes a signal D7.
次の読み出し動作としてA1にトランジスタP2の閾値
電圧と電源電圧との和の値より十分高い高電圧(通常約
9v前後)を印加すると、D2は−H″しベルになり、
信号A2は”H“レベル、同A2は”L”レベルになる
。このときトランジスタN5〜NBはオン、トランジス
タN9〜N+2はオフし、列セレクタ回路13には検査
用セル15が接続され、検査用メモリセル15からの出
力信号がD3〜D6となり、列セレクタ回路13により
列が選択されて信号D7となる。したがって、この回路
により高圧信号制御回路に高電圧とアドレス入力を交互
に人力することによってROMコードで”1”が複数個
連続した配置の場合でも全てのROMコード′1−につ
いて“O゛から1”への読み出し動作が容易に実現でき
る。As the next read operation, when a high voltage (usually around 9V) that is sufficiently higher than the sum of the threshold voltage of transistor P2 and the power supply voltage is applied to A1, D2 becomes -H'' and becomes a bell.
The signal A2 becomes "H" level, and the signal A2 becomes "L" level. At this time, transistors N5 to NB are turned on, transistors N9 to N+2 are turned off, the test cell 15 is connected to the column selector circuit 13, the output signals from the test memory cell 15 become D3 to D6, and the column selector circuit 13 is connected to the test cell 15. The column is selected and becomes the signal D7. Therefore, by using this circuit to alternately input high voltage and address to the high voltage signal control circuit, even if the ROM code has a plurality of consecutive "1"s, all ROM codes '1-' can be changed from "O" to "1" ” read operation can be easily realized.
なお、本実施例は外部入力端子に通常電圧、或いは高電
圧を印加する高圧信号制御回路を使用したが、この回路
のかわりに通常のインバータ回路を使用してもよい。ま
た本実施例では検査用データとして全てO−を書き込ん
でいるが、検査用データとして全て“1゛や°0° −
1−の任意のデータを書き込んでもよい。さらに、本実
施例では検査用セルを行方向に対して設置したが、列方
向に対して設置してもよいことはいうまでもない。Although this embodiment uses a high voltage signal control circuit that applies a normal voltage or high voltage to the external input terminal, a normal inverter circuit may be used instead of this circuit. In addition, in this embodiment, all O- is written as inspection data, but all inspection data is “1゛” or °0° -
Any data of 1- may be written. Furthermore, although the test cells are installed in the row direction in this embodiment, it goes without saying that they may be installed in the column direction.
発明の効果
以上述べたように、本発明によれば、検査データを書き
込んだ検査用セルを設け、外部入力端子から印加された
信号によって前記検査用セルをデコードする選択用回路
により、前記検査用情報を読み出すこおができる。その
結果、マスクROMにおいてはROMコード検査時にデ
ーター〇” −1”の選択順序を容易にプログラムする
ことができることから、検査手法の複雑さを減少し、検
査時間を短縮することかできる。Effects of the Invention As described above, according to the present invention, a test cell in which test data is written is provided, and a selection circuit decodes the test cell by a signal applied from an external input terminal. Able to read information. As a result, in the mask ROM, the selection order of data 0"-1" can be easily programmed when inspecting the ROM code, thereby reducing the complexity of the inspection method and shortening the inspection time.
第1図は本発明にかかる半導体装置の一実施例の回路図
、第2図は従来の半導体装置のブロック図である。
1・・・・・・電源、2・・・・・・接地電位、11・
・・・・・メモリーセル、12・・・・・・検査用セル
、13・・・・・・列セレクタ回路、14・・・・・・
行デコーダ回路、15・・・・・・高圧信号制御回路、
P、−P5・・・・・PチャンネルMOSトランジスタ
、NI〜N12・・・・・・NチャンネルMOSトラン
ジスタ。
代理人の氏名 弁理士 小鍜治明 はが2名1 宝庫
21沌を仇
11 メモリーセル
マトリつλ
72−検1用メ士り−tル
ア3 ウ・Iじしフタ田詩
14 行乞し勺′11n語
第1図
15 117fz+Z %tl’5t’njWDr−
D7 A+、AxTx
イー号3コ
NフN5tbN乎、NrNt、〜7NllV9theN
I+、+V+z
NHO2−ランヅスク
P+hPJP+、触
PMO5ドランジ゛スタFIG. 1 is a circuit diagram of an embodiment of a semiconductor device according to the present invention, and FIG. 2 is a block diagram of a conventional semiconductor device. 1...Power supply, 2...Ground potential, 11.
... Memory cell, 12 ... Test cell, 13 ... Column selector circuit, 14 ...
Row decoder circuit, 15... High voltage signal control circuit,
P, -P5...P channel MOS transistor, NI~N12...N channel MOS transistor. Agent's name Patent attorney Haruaki Ogata 2 people 1 Treasure house 21 Chaos as enemy 11 Memory cell matoritsu 11n words Figure 1 15 117fz+Z %tl'5t'njWDr-
D7 A+, AxTx E No. 3 KoNfu N5tbN乎, NrNt, ~7NllV9theN
I+, +V+z NHO2-Landusk P+hPJP+, touch PMO5 Drangister
Claims (1)
子から印加された信号によって前記検査用セルをデコー
ドする選択用回路と、前記検査用セル情報を読み出し回
路に伝える回路とを備えた読み出し専用型半導体記録装
置。A read-only type comprising a test cell in which test data is written, a selection circuit that decodes the test cell using a signal applied from an external input terminal, and a circuit that transmits the test cell information to a readout circuit. Semiconductor recording device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225781A JPH04106800A (en) | 1990-08-27 | 1990-08-27 | Read-only semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225781A JPH04106800A (en) | 1990-08-27 | 1990-08-27 | Read-only semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04106800A true JPH04106800A (en) | 1992-04-08 |
Family
ID=16834686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2225781A Pending JPH04106800A (en) | 1990-08-27 | 1990-08-27 | Read-only semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04106800A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006147024A (en) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | Semiconductor memory and test method of semiconductor memory |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62128099A (en) * | 1985-11-28 | 1987-06-10 | Fujitsu Ltd | Test circuit for one-time rom |
JPS63152100A (en) * | 1986-12-15 | 1988-06-24 | Nec Corp | Semiconductor memory device |
-
1990
- 1990-08-27 JP JP2225781A patent/JPH04106800A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS62128099A (en) * | 1985-11-28 | 1987-06-10 | Fujitsu Ltd | Test circuit for one-time rom |
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US8090958B2 (en) | 2004-11-18 | 2012-01-03 | Takashi Oshikiri | Semiconductor memory and method of testing semiconductor memory |
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