JPS62124775A - 傾斜エツチングによる薄膜トランジスタの製造方法および薄膜トランジスタ - Google Patents
傾斜エツチングによる薄膜トランジスタの製造方法および薄膜トランジスタInfo
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- JPS62124775A JPS62124775A JP61265721A JP26572186A JPS62124775A JP S62124775 A JPS62124775 A JP S62124775A JP 61265721 A JP61265721 A JP 61265721A JP 26572186 A JP26572186 A JP 26572186A JP S62124775 A JPS62124775 A JP S62124775A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、傾斜エツチングによる薄膜トランジ。
スタの製造方法およびこの方法によって得らｎる薄膜ト
ランジスタに関し、評言すｎば、そのドレインおよびソ
ースに対して自己整合ゲートを有する薄膜トランジスタ
を傾斜エツチングにより製造する方法およびこの方法に
よって得らｎる薄膜トランジスタに関するものである。
ランジスタに関し、評言すｎば、そのドレインおよびソ
ースに対して自己整合ゲートを有する薄膜トランジスタ
を傾斜エツチングにより製造する方法およびこの方法に
よって得らｎる薄膜トランジスタに関するものである。
一般的に言えば、この方法はマトリクス形状に配置され
た構成要素を複合するのに、ならびに電荷給金デバイス
（ＣＣＤ）を製造するのに使用されることができる薄膜
半導体構成要素の製造を可能にする。
た構成要素を複合するのに、ならびに電荷給金デバイス
（ＣＣＤ）を製造するのに使用されることができる薄膜
半導体構成要素の製造を可能にする。
詳細には、液晶フラットスクリーンの電子メモリを製造
するためのオプトエレクトロニクスに使用できる薄膜ト
ランジスタ（ＴＰＴ）の製造を可能にする。この電子メ
モリは画像の存続のためビデオ信号を記憶しかつメモリ
点の能動マトリクスの形に作られ、各メモリ点はＴＰＴ
およびコンデンサから形成され、一方スクリーン面全体
にわたって分布される。液晶は各メモリ点と接触してお
りかつ１画像の存続のため励起さ几る。
するためのオプトエレクトロニクスに使用できる薄膜ト
ランジスタ（ＴＰＴ）の製造を可能にする。この電子メ
モリは画像の存続のためビデオ信号を記憶しかつメモリ
点の能動マトリクスの形に作られ、各メモリ点はＴＰＴ
およびコンデンサから形成され、一方スクリーン面全体
にわたって分布される。液晶は各メモリ点と接触してお
りかつ１画像の存続のため励起さ几る。
薄膜トランジスタはアモルファス基板上にかつ単結晶シ
リコンウェハ上にでなく製造されるという違いをもって
ＭＯＳ）ランリスタ（金属酸化物半導体）と同じ絶縁ゲ
ート電界効果トランジスタである。そｎゆえ、そｎらは
もはや結晶基板の大きさによって制限されないので、Ｔ
ＰＴ回路はかなりの大きさを有する。
リコンウェハ上にでなく製造されるという違いをもって
ＭＯＳ）ランリスタ（金属酸化物半導体）と同じ絶縁ゲ
ート電界効果トランジスタである。そｎゆえ、そｎらは
もはや結晶基板の大きさによって制限されないので、Ｔ
ＰＴ回路はかなりの大きさを有する。
フランス特許出願第２，５５３，５７９号はそのドレイ
ンおよびソースとのトランジスタゲートの整合を可能に
する薄膜トランジスタの製造方法を開示している。残念
ながら、そのグラビアまたはフォトエツチングに続いて
起る第１のシリコン層の縁部は垂直でかつ結果として抵
抗接点を製造することに鑑みて第２のｎ４型のシリコン
層の堆積のために良好な接触および取着面を提供しない
。
ンおよびソースとのトランジスタゲートの整合を可能に
する薄膜トランジスタの製造方法を開示している。残念
ながら、そのグラビアまたはフォトエツチングに続いて
起る第１のシリコン層の縁部は垂直でかつ結果として抵
抗接点を製造することに鑑みて第２のｎ４型のシリコン
層の堆積のために良好な接触および取着面を提供しない
。
本発明は、とくに抵抗接点を得ることに鑑みて、基本的
に導電または半導電性質の他の層を良好に堆積するよう
な方法において、傾斜エツチングにより、基本的に導￥
！Ｌまたは半導電性質を有する材料の層の縁部の接触面
を改善することを目的とする。
に導電または半導電性質の他の層を良好に堆積するよう
な方法において、傾斜エツチングにより、基本的に導￥
！Ｌまたは半導電性質を有する材料の層の縁部の接触面
を改善することを目的とする。
本発明によｎば、この目的は材料の層の縁部に多数の階
段状段部を前記層の連続部分エツチング作業に等しい数
だけ製造し、残りの樹脂がマスクとして役立ちかつ材料
層の各エツチングに続いて起る制限された厚さにわたっ
て等方性にエラチン・グさ几ることによって達成される
。
段状段部を前記層の連続部分エツチング作業に等しい数
だけ製造し、残りの樹脂がマスクとして役立ちかつ材料
層の各エツチングに続いて起る制限された厚さにわたっ
て等方性にエラチン・グさ几ることによって達成される
。
用語エツチングは材料層の厚さの化学的作用による選択
的な除去を意味する。一般に、感光性樹脂層は、所望の
層形状を得るために、前記エツチング作業用のマスクと
して役立つ０ 詳言すれば、本発明は、 ａ）ガラス基板上にトランジ
スタゲートを製造し；ｂ）前記基板およびゲート上に絶
縁層を堆積し：Ｃ）前記絶縁層上に厚い水素化されたア
モルファスシリコン層を堆積し；ｄ）前記シリコン層上
に正の感光性樹脂層を堆積し；ｅ）前記基板を通して前
記樹脂層を照射し、前記ゲートは照射マスクとして役立
ち：ｆ）前記樹脂層の照射された領域を除去するように
樹脂層を現像し；ｇ）前記絶縁層が露出されるまで前記
シリコン層をエツチングし、残シの樹脂は前記エツチン
グ用のマスクとして役立ち；ｈ）電気接点および前記ト
ランジスタのソースおよびドレイン電極を製造し；そし
て１）残りの樹脂を除去する段階からなり、一定数の階
段状段部が前記シリコン層の等しい数の連続かつ部分エ
ツチングによってシリコン層の縁部に形成され、残りの
樹脂は各場合にマスクとして使用されすしてそｎ自体シ
リコン層の各エツチングに続いて起る制限された厚さに
わたって等方性にエツチングされる。ドレインおよびソ
ースに対して自己整合のゲートを有する薄膜トランジス
タを製造する方法に関する０ 本発明は、また、前記で定義された方法によって得らｎ
かつａ）ガラス基板上のトランジスタゲート、ｂ）前記
基板およびゲート上の絶縁層、ｃ）前記絶縁層上の第１
の水素化アモルファスシリコン層、ｄ）抵抗接点を製造
するための前記第１シリコン層上の第２のｎ４型の水素
化アモルファスシリコン層、ｅ））ランリスタのソース
およびドレイン電極を製造するための前記第２シリコン
層上の第２導電層からなり、前記第１シリコン層は少な
くとも２つの段部によって構成さルる階段型縁部を有す
る、自己整合ゲートを備えた薄膜トランジスタに関する
。
的な除去を意味する。一般に、感光性樹脂層は、所望の
層形状を得るために、前記エツチング作業用のマスクと
して役立つ０ 詳言すれば、本発明は、 ａ）ガラス基板上にトランジ
スタゲートを製造し；ｂ）前記基板およびゲート上に絶
縁層を堆積し：Ｃ）前記絶縁層上に厚い水素化されたア
モルファスシリコン層を堆積し；ｄ）前記シリコン層上
に正の感光性樹脂層を堆積し；ｅ）前記基板を通して前
記樹脂層を照射し、前記ゲートは照射マスクとして役立
ち：ｆ）前記樹脂層の照射された領域を除去するように
樹脂層を現像し；ｇ）前記絶縁層が露出されるまで前記
シリコン層をエツチングし、残シの樹脂は前記エツチン
グ用のマスクとして役立ち；ｈ）電気接点および前記ト
ランジスタのソースおよびドレイン電極を製造し；そし
て１）残りの樹脂を除去する段階からなり、一定数の階
段状段部が前記シリコン層の等しい数の連続かつ部分エ
ツチングによってシリコン層の縁部に形成され、残りの
樹脂は各場合にマスクとして使用されすしてそｎ自体シ
リコン層の各エツチングに続いて起る制限された厚さに
わたって等方性にエツチングされる。ドレインおよびソ
ースに対して自己整合のゲートを有する薄膜トランジス
タを製造する方法に関する０ 本発明は、また、前記で定義された方法によって得らｎ
かつａ）ガラス基板上のトランジスタゲート、ｂ）前記
基板およびゲート上の絶縁層、ｃ）前記絶縁層上の第１
の水素化アモルファスシリコン層、ｄ）抵抗接点を製造
するための前記第１シリコン層上の第２のｎ４型の水素
化アモルファスシリコン層、ｅ））ランリスタのソース
およびドレイン電極を製造するための前記第２シリコン
層上の第２導電層からなり、前記第１シリコン層は少な
くとも２つの段部によって構成さルる階段型縁部を有す
る、自己整合ゲートを備えた薄膜トランジスタに関する
。
本発明によｎば、その品質が層の縁部上に製造すること
ができる段部の数および形状の関数である接触面を得る
ことができる。
ができる段部の数および形状の関数である接触面を得る
ことができる。
この構造の限界は使用されるエツチング方法および材料
および樹脂層の厚さによって本質的に定義される０この
結果はフランス特許出願第２．５５５，５７９号の教示
に比して本発明の必須かつ新規な段階を構成する第１シ
リコン層をエツチングすることによって得らｎる。
および樹脂層の厚さによって本質的に定義される０この
結果はフランス特許出願第２．５５５，５７９号の教示
に比して本発明の必須かつ新規な段階を構成する第１シ
リコン層をエツチングすることによって得らｎる。
第１シリコン層の縁部に得られる複数の段部は前記シリ
コン層の各エツチングに続いて行なわれる等方性エツチ
ングによって除去さ几る樹脂の厚さに等しい長さを有す
る。
コン層の各エツチングに続いて行なわれる等方性エツチ
ングによって除去さ几る樹脂の厚さに等しい長さを有す
る。
階段状段部は本方法の実施を促進しかつ不安定な段階に
ならない同一材料層上に得られることが指摘される。
ならない同一材料層上に得られることが指摘される。
以下に、本発明を非限定的な実施例および添付図面に基
いて詳細に説明する。
いて詳細に説明する。
第１図に示されるごとく、本方法の第１段階はガラス基
板２上に、通常の７オ） ＩＪソゲラフ嶽マスキングお
よびエツチング）を使用するトランジスタゲート４を製
造することからなる。例えば１００皿の厚さを有するゲ
ート４は好ましくはクロミウムから作らｎる。
板２上に、通常の７オ） ＩＪソゲラフ嶽マスキングお
よびエツチング）を使用するトランジスタゲート４を製
造することからなる。例えば１００皿の厚さを有するゲ
ート４は好ましくはクロミウムから作らｎる。
これに続いて基板２およびトランジスタゲート４上に、
好ましくは二酸化ケイ素から作らｎる絶縁層が堆積され
る。この絶縁層６は、例えば、１００ｎ−厚さを有しか
つ低圧かまたはそうでない、化学気相成長によるか、ま
たはＳｉｎ、 および ０２のガス状混合物を使用す
る無線周波数装置内での光放出によって得らｎることか
できる。
好ましくは二酸化ケイ素から作らｎる絶縁層が堆積され
る。この絶縁層６は、例えば、１００ｎ−厚さを有しか
つ低圧かまたはそうでない、化学気相成長によるか、ま
たはＳｉｎ、 および ０２のガス状混合物を使用す
る無線周波数装置内での光放出によって得らｎることか
できる。
これに続いて絶縁層６上には、７０〜１００ｎｍ。
好ましくは８０ｎｍに近い厚さを好都合には有する第１
の厚い水素化アモルファスシリコン層８が堆積される。
の厚い水素化アモルファスシリコン層８が堆積される。
このシリコン層はＳｉＨ，ガスを使用する光放出法によ
シ得らｎることかできる。
シ得らｎることかできる。
本方法の次の段階は厚いアモルファスシリコン層８上に
、正の感光性樹脂層１０を堆積することからなる。
、正の感光性樹脂層１０を堆積することからなる。
樹脂層は好都合には１０００〜１２００ ｎｍ０間の厚
さを有しかつ遠心分離によって堆積されることかできル
。樹脂はハツト（ＨＵＮＴ）社によ＃）ＨＰＲ２０４と
して販売されるよ５な、フェノールフォルムアルデヒド
を基礎とした樹脂の形にすることができる０ 第２図に示されるように、感光性樹脂層１ｏは次いで基
板２を通して照射され、ゲート４はその場合に照射マス
クとして役立つ。可視領域内での感光性樹脂の使用は前
記照射（第２図中の矢印は照射方向を示す）の持続時間
の制限を可能とする。
さを有しかつ遠心分離によって堆積されることかできル
。樹脂はハツト（ＨＵＮＴ）社によ＃）ＨＰＲ２０４と
して販売されるよ５な、フェノールフォルムアルデヒド
を基礎とした樹脂の形にすることができる０ 第２図に示されるように、感光性樹脂層１ｏは次いで基
板２を通して照射され、ゲート４はその場合に照射マス
クとして役立つ。可視領域内での感光性樹脂の使用は前
記照射（第２図中の矢印は照射方向を示す）の持続時間
の制限を可能とする。
樹脂層の現像はトランジスタゲートの表面に位置決めさ
れる領域１０ａのみの保持を可能にし、照射さ几た領域
は除去される。
れる領域１０ａのみの保持を可能にし、照射さ几た領域
は除去される。
本発明を特徴づける次の段階は第１シリコン層８の特別
なエツチングであり、こｎは前記シリコン層の縁部上に
一定数の階段状段部の製造を可能にする。このエツチン
グ中に行なわ几る種々の作業は追随さ几るような方法の
進展を可能にする点線によって第３図ないし第７図に示
される。第３図に示さ几るように、約３０分の期間につ
いて樹脂１０ａの再加熱またはアニ−リングがその流几
を引き起すために１００〜１５０℃の間かつ好ましくは
１３０℃の温度で行なわれる。
なエツチングであり、こｎは前記シリコン層の縁部上に
一定数の階段状段部の製造を可能にする。このエツチン
グ中に行なわ几る種々の作業は追随さ几るような方法の
進展を可能にする点線によって第３図ないし第７図に示
される。第３図に示さ几るように、約３０分の期間につ
いて樹脂１０ａの再加熱またはアニ−リングがその流几
を引き起すために１００〜１５０℃の間かつ好ましくは
１３０℃の温度で行なわれる。
こＡＫ続いて水素化されたアモルファスシリコン層８の
厚さの一部のエツチングが行なわｎ１残りの樹脂１０ａ
はエツチング作業用のマスクとして役立つ。シリコン層
８ａは前記第１の部分エツチングに続いて残される０ 好ましくは六フッ化硫黄プラズマによるドライエツチン
グが使用される０好ましくは部分エツチングは最初の水
素化されたアモルファスシリコン層の厚さの１／３に等
しい最小である０第４図に示されるように、本発明によ
る方法は次いで制限された樹脂の厚さを等方性にエツチ
ングすることからなる。エツチングはシリコン層８ａの
縁部の頂部上にエツチングされた樹脂層の幅に等しい幅
の第１ブレークまたは変位９の出現となる。好ましくは
イオン反応乾燥エツチングが使用さ几そして残部の樹脂
１０ｂは第３図の最初の樹脂１０ａの厚さより約１５０
ｎｍだけ少ない厚さを有する。
厚さの一部のエツチングが行なわｎ１残りの樹脂１０ａ
はエツチング作業用のマスクとして役立つ。シリコン層
８ａは前記第１の部分エツチングに続いて残される０ 好ましくは六フッ化硫黄プラズマによるドライエツチン
グが使用される０好ましくは部分エツチングは最初の水
素化されたアモルファスシリコン層の厚さの１／３に等
しい最小である０第４図に示されるように、本発明によ
る方法は次いで制限された樹脂の厚さを等方性にエツチ
ングすることからなる。エツチングはシリコン層８ａの
縁部の頂部上にエツチングされた樹脂層の幅に等しい幅
の第１ブレークまたは変位９の出現となる。好ましくは
イオン反応乾燥エツチングが使用さ几そして残部の樹脂
１０ｂは第３図の最初の樹脂１０ａの厚さより約１５０
ｎｍだけ少ない厚さを有する。
第５図に示さ几るように、エツチングはシリコン層の厚
さの一部について繰り返さｎ１残りの樹脂１０ｂは前記
エツチング作業用のマスクとして役立つ。この第２の部
分エツチングは同じ方法において変位９に作用しかつ残
りのシリコン層８ｂの縁部上の第１の段９ａの出現とな
る。
さの一部について繰り返さｎ１残りの樹脂１０ｂは前記
エツチング作業用のマスクとして役立つ。この第２の部
分エツチングは同じ方法において変位９に作用しかつ残
りのシリコン層８ｂの縁部上の第１の段９ａの出現とな
る。
第６図に示されるように、等方性エツチングは制限され
た樹脂の厚さ１０１）に関連して同一方法において繰シ
返さ九、前記エツチングはシリコン層８ｂの縁部の頂部
上の第２の変位１１の出現となシかつエツチングされた
樹脂層の厚さと同じ長さを有する。
た樹脂の厚さ１０１）に関連して同一方法において繰シ
返さ九、前記エツチングはシリコン層８ｂの縁部の頂部
上の第２の変位１１の出現となシかつエツチングされた
樹脂層の厚さと同じ長さを有する。
第７図に示されるように、シリコン層二ッｆ７グ作業は
絶縁層６が露出されるまで繰り返さｎ、残りの樹脂１０
ｃは前記エツチング作業用マスクとして役立つ。この最
終部分エツチング作業は同一方法において変位１１およ
び段部９ａ（第６図）に作用しかつ残りのシリコン層８
ｃ（第７図）の縁部上の第１の段部９ｂに付加さ几る第
２の段部１１ａの出現となる。
絶縁層６が露出されるまで繰り返さｎ、残りの樹脂１０
ｃは前記エツチング作業用マスクとして役立つ。この最
終部分エツチング作業は同一方法において変位１１およ
び段部９ａ（第６図）に作用しかつ残りのシリコン層８
ｃ（第７図）の縁部上の第１の段部９ｂに付加さ几る第
２の段部１１ａの出現となる。
第３図ないし第７図に関連して説明された実施例におい
て、２つの連続段部がシリコン層に製造される。こｎは
好適な実施例を構成するけｎども、また１本発明の範囲
を越えることなく、２つ段部以上を製造するように本方
法を延長することができる。
て、２つの連続段部がシリコン層に製造される。こｎは
好適な実施例を構成するけｎども、また１本発明の範囲
を越えることなく、２つ段部以上を製造するように本方
法を延長することができる。
すべての場合において、一方でシリコン層においてかつ
他方で樹脂において実施されるすべてのエツチング作業
は同一方法においてそ几ぞｎ行なわれるのが技術的実施
の簡単化のために好ましへシリコン層に六フッ化硫黄プ
ラズマおよび樹脂に酸素プラズマを使用するドライエツ
チングが好適である。
他方で樹脂において実施されるすべてのエツチング作業
は同一方法においてそ几ぞｎ行なわれるのが技術的実施
の簡単化のために好ましへシリコン層に六フッ化硫黄プ
ラズマおよび樹脂に酸素プラズマを使用するドライエツ
チングが好適である。
第８図に示されるように、トランジスタの製造は完全な
構造上に公知の方法において、例えば２０ｎｍ の厚さ
を有する、第２の水素化または非水素化のｎ＋型のアモ
ルファスシリコン層１２を堆ｍすることによって完成さ
れる。第１のシリコン層に使用される方法と同一の方法
によって堆積され７？Ｉの第２のシリコン層１２はトラ
ンジスタのソースおよびドレイン用の抵抗接点の製造を
可能にする。この層１２は次いで好ましくはクロミウム
からなる導電性層１４によって被覆される。この導電性
層１４は例えば１５０ ｎｍ の厚さを有しかつ堆積、
例えば真空蒸着またはスパッタリングによって得らｎる
。
構造上に公知の方法において、例えば２０ｎｍ の厚さ
を有する、第２の水素化または非水素化のｎ＋型のアモ
ルファスシリコン層１２を堆ｍすることによって完成さ
れる。第１のシリコン層に使用される方法と同一の方法
によって堆積され７？Ｉの第２のシリコン層１２はトラ
ンジスタのソースおよびドレイン用の抵抗接点の製造を
可能にする。この層１２は次いで好ましくはクロミウム
からなる導電性層１４によって被覆される。この導電性
層１４は例えば１５０ ｎｍ の厚さを有しかつ堆積、
例えば真空蒸着またはスパッタリングによって得らｎる
。
第９図に示されるように、トランジスタゲート４の表面
に配置された導電層１４および第２のシリコン層１２お
よび残部の樹脂１０ｃのそれぞルの領域を持ち上げるだ
けで除去することができる。
に配置された導電層１４および第２のシリコン層１２お
よび残部の樹脂１０ｃのそれぞルの領域を持ち上げるだ
けで除去することができる。
最後、導電層１４の残部に通常のフォトリングラフィ法
（マスキングおよびエツチング）によりトランジスタの
ソースおよびドレイン電極が製造される。
（マスキングおよびエツチング）によりトランジスタの
ソースおよびドレイン電極が製造される。
第１図は本発明による方法の第１段階を示す断面図、
第２図は照射段階を示す断面図、
第３図および第４図はエツチング段階を示す断面図。
第５図、第６図および第７図はさらに繰り返さ几るエツ
チング段階をそｎぞれ示す断面図、第８図は第７図に第
２のシリコン層および導電層を付加した状態を示す断面
図、 第９図はトランジスタゲートの表面の導電層、第２のシ
リコン層および残りの樹脂を除去した状態を示す断面図
である。 図中、符号２はガラス基板、４はトランジスタゲート、
６は絶縁層、８．８ａ、８ｂ、８ｃは第１シリコン層、
９．１１は変位、９ａ、９ｂは段部、１０．１０ａ、１
０ｂ、１０ｃは樹脂層％１２は第２シリコン層、１４は
導電層である。
チング段階をそｎぞれ示す断面図、第８図は第７図に第
２のシリコン層および導電層を付加した状態を示す断面
図、 第９図はトランジスタゲートの表面の導電層、第２のシ
リコン層および残りの樹脂を除去した状態を示す断面図
である。 図中、符号２はガラス基板、４はトランジスタゲート、
６は絶縁層、８．８ａ、８ｂ、８ｃは第１シリコン層、
９．１１は変位、９ａ、９ｂは段部、１０．１０ａ、１
０ｂ、１０ｃは樹脂層％１２は第２シリコン層、１４は
導電層である。
Claims (2)
- （１）ドレインおよびソースに対して自己整合のゲート
を有する薄膜トランジスタを傾斜エッチングにより製造
するための傾斜エッチングによる薄膜トランジスタの製
造方法において、 ａ）ガラス基板上にトランジスタゲートを製造し； ｂ）前記基板およびゲート上に絶縁層を堆積し；ｃ）前
記絶縁層上に厚い水素化されたアモルファスシリコン層
を堆積し； ｄ）前記シリコン層上に正の感光性樹脂層を堆積し； ｅ）前記基板を通して前記樹脂層を照射し、前記ゲート
は照射マスクとして役立ち； ｆ）前記樹脂層の照射された領域を除去するように樹脂
層を現像し； ｇ）前記絶縁層が露出されるまで前記シリコン層をエッ
チングし、残りの樹脂は前記エッチング用のマスクとし
て役立ち； ｈ）電気接点および前記トランジスタのソースおよびド
レイン電極を製造し；そして ｉ）残りの樹脂を除去する段階からなり、一定数の階段
状段部が前記シリコン層の等しい数の連続かつ部分エッ
チングによつてシリコン層の縁部に形成され、残りの樹
脂は各場合にマスクとして使用されそしてそれ自体シリ
コン層の各エッチングに続いて起る制限された厚さにわ
たつて等方性にエッチングされることを特徴とする傾斜
エッチングによる薄膜トランジスタの製造方法。 - （２）傾斜エッチングにより製造されかつそのドレイン
およびソースに対して自己整合のゲートを有する薄膜ト
ランジスタにおいて、 ａ）ガラス基板上のトランジスタゲート、 ｂ）前記基板およびゲート上の絶縁層、 ｃ）前記絶縁層上の第１の水素化アモルファスシリコン
層、 ｄ）抵抗接点を製造するための前記第１シリコン層上の
第２のｎ＾＋型の水素化アモルファスシリコン層、 ｅ）トランジスタのソースおよびドレイン電極を製造す
るための前記第２シリコン層上の第２導電層からなり、
前記第１シリコン層は少なくとも２つの段部によつて構
成される階段型の縁部を有することを特徴とする薄膜ト
ランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8516922 | 1985-11-15 | ||
| FR8516922A FR2590409B1 (fr) | 1985-11-15 | 1985-11-15 | Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62124775A true JPS62124775A (ja) | 1987-06-06 |
Family
ID=9324860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265721A Pending JPS62124775A (ja) | 1985-11-15 | 1986-11-10 | 傾斜エツチングによる薄膜トランジスタの製造方法および薄膜トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4715930A (ja) |
| EP (1) | EP0222668B1 (ja) |
| JP (1) | JPS62124775A (ja) |
| DE (1) | DE3670725D1 (ja) |
| FR (1) | FR2590409B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825050A (en) * | 1995-05-25 | 1998-10-20 | Nec Corporation | Thin film transistor having tapered active layer formed by controlling defect density and process of fabrication thereof |
| JP2014103417A (ja) * | 2007-09-03 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157476A (ja) * | 1986-12-22 | 1988-06-30 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| US4905319A (en) * | 1987-07-28 | 1990-02-27 | Syracuse University | Superconducting device including a thin chromium film with negative susceptibility |
| JPH01173650A (ja) * | 1987-12-26 | 1989-07-10 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH0634401B2 (ja) * | 1987-12-29 | 1994-05-02 | 株式会社精工舎 | 遮光性薄膜のエッチング方法 |
| US4888632A (en) * | 1988-01-04 | 1989-12-19 | International Business Machines Corporation | Easily manufacturable thin film transistor structures |
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| EP0468071B1 (en) * | 1990-07-25 | 1994-09-14 | International Business Machines Corporation | Method of producing micromechanical sensors for the AFM/STM/MFM profilometry and micromechanical AFM/STM/MFM sensor head |
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| JP2658569B2 (ja) * | 1990-11-28 | 1997-09-30 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| GB9114018D0 (en) * | 1991-06-28 | 1991-08-14 | Philips Electronic Associated | Thin-film transistor manufacture |
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| KR100546363B1 (ko) * | 2003-08-13 | 2006-01-26 | 삼성전자주식회사 | 콘케이브 형태의 스토리지 노드 전극을 갖는 반도체메모리 소자 및 그 제조방법 |
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| TWI473273B (zh) * | 2011-08-15 | 2015-02-11 | Au Optronics Corp | 薄膜電晶體、畫素結構及其製造方法 |
| JP2019121750A (ja) * | 2018-01-11 | 2019-07-22 | 東京エレクトロン株式会社 | エッチング方法およびエッチング装置 |
| US20200035709A1 (en) * | 2018-07-30 | 2020-01-30 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Method for manufacturing thin-film transistor array substrate and thin-film transistor array substrate |
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| JPS5673454A (en) * | 1979-11-21 | 1981-06-18 | Sumitomo Metal Mining Co Ltd | Manufacture of stepped semiconductor substrate |
| JPS5745256A (en) * | 1980-09-01 | 1982-03-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57199223A (en) * | 1981-06-01 | 1982-12-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US4404731A (en) * | 1981-10-01 | 1983-09-20 | Xerox Corporation | Method of forming a thin film transistor |
| US4461071A (en) * | 1982-08-23 | 1984-07-24 | Xerox Corporation | Photolithographic process for fabricating thin film transistors |
| US4514252A (en) * | 1982-11-18 | 1985-04-30 | Hewlett-Packard Company | Technique of producing tapered features in integrated circuits |
| FR2553579B1 (fr) * | 1983-10-12 | 1985-12-27 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en film mince a grille auto-alignee |
-
1985
- 1985-11-15 FR FR8516922A patent/FR2590409B1/fr not_active Expired
-
1986
- 1986-11-07 EP EP86402497A patent/EP0222668B1/fr not_active Expired - Lifetime
- 1986-11-07 DE DE8686402497T patent/DE3670725D1/de not_active Expired - Lifetime
- 1986-11-10 JP JP61265721A patent/JPS62124775A/ja active Pending
- 1986-11-13 US US06/929,908 patent/US4715930A/en not_active Expired - Fee Related
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| US5825050A (en) * | 1995-05-25 | 1998-10-20 | Nec Corporation | Thin film transistor having tapered active layer formed by controlling defect density and process of fabrication thereof |
| JP2014103417A (ja) * | 2007-09-03 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3670725D1 (de) | 1990-05-31 |
| FR2590409B1 (fr) | 1987-12-11 |
| FR2590409A1 (fr) | 1987-05-22 |
| US4715930A (en) | 1987-12-29 |
| EP0222668A1 (fr) | 1987-05-20 |
| EP0222668B1 (fr) | 1990-04-25 |
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