JPH0612780B2 - 薄膜トランジスタアレイの製造法 - Google Patents
薄膜トランジスタアレイの製造法Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はアクティブマトリクス方式液晶ディスプレイ等
に用いられる薄膜トランジスタ（ＴＦＴ）アレイの製造
法に関するものである。
に用いられる薄膜トランジスタ（ＴＦＴ）アレイの製造
法に関するものである。
（従来の技術） 従来のこの種のＴＦＴとしては、例えば特開昭59-11366
7号公報に示されているように、第７図のような構成に
なっていた。すなわち、１は透明絶縁基板、２はゲート
電極、３は第１絶縁体層、４は半導体層、５は第２絶縁
体層で、不純物半導体層６(n+層)とソース電極7a、ドレ
イン電極7bを同時に、第２の絶縁体層５上をエッチング
したフォトレジストを用い、リフトオフにより同一形状
にしていた。第７図において、第１の絶縁体層３はゲー
ト絶縁体であり、４はプラズマＣＶＤで成膜された非晶
質シリコン（a-Si）であり、６は （a-Si）４とオーミック接触を取るための不純物をドー
ピングした半導体層（不純物半導体層） (+)（a-si）である。
7号公報に示されているように、第７図のような構成に
なっていた。すなわち、１は透明絶縁基板、２はゲート
電極、３は第１絶縁体層、４は半導体層、５は第２絶縁
体層で、不純物半導体層６(n+層)とソース電極7a、ドレ
イン電極7bを同時に、第２の絶縁体層５上をエッチング
したフォトレジストを用い、リフトオフにより同一形状
にしていた。第７図において、第１の絶縁体層３はゲー
ト絶縁体であり、４はプラズマＣＶＤで成膜された非晶
質シリコン（a-Si）であり、６は （a-Si）４とオーミック接触を取るための不純物をドー
ピングした半導体層（不純物半導体層） (+)（a-si）である。
（発明が解決しようとする問題点） しかしながら、上記のような製造方法では、(n+)（a-s
i）６とソース電極7a、ドレイン電極7bを同時にリフト
オフしているため、以下のような問題点を含んでいる。
すなわち、第１に、(n+)（a-Si）６の成膜温度が制限さ
れる。第２にソース電極7a、ドレイン電極7bが、リフト
オフできる膜厚に制限される。第３に、リフトオフ工程
自体レジストが残りやすいという問題を含んでいる。
i）６とソース電極7a、ドレイン電極7bを同時にリフト
オフしているため、以下のような問題点を含んでいる。
すなわち、第１に、(n+)（a-Si）６の成膜温度が制限さ
れる。第２にソース電極7a、ドレイン電極7bが、リフト
オフできる膜厚に制限される。第３に、リフトオフ工程
自体レジストが残りやすいという問題を含んでいる。
本発明は上記問題点に鑑み、リフトオフ工程を経ないＴ
ＦＴアレイ製造の自己整合工法を提供するものである。
ＦＴアレイ製造の自己整合工法を提供するものである。
（問題点を解決するための手段） 上記問題点を解決するために、本発明の薄膜トランジス
タアレイの製造法は、ゲート電極２に対し、第２絶縁体
層５、不純物半導体層６および透明導電性膜8aからなる
絵素電極８を自己整合で先ずパターン形成し、再度それ
ぞれの膜に対し、マスクを用いて所定の形状に形成する
ものである。
タアレイの製造法は、ゲート電極２に対し、第２絶縁体
層５、不純物半導体層６および透明導電性膜8aからなる
絵素電極８を自己整合で先ずパターン形成し、再度それ
ぞれの膜に対し、マスクを用いて所定の形状に形成する
ものである。
（作 用） 本発明は、上記した製造法により、リフトオフの工程を
経ないで、大面積基板に対し、ゲート電極２をマスクに
した自己整合工法を可能とする。したがって、ＴＦＴの
ゲート電極２に対する浮遊容量が小さくなり、且つ絵素
電極の面積を増加できるため表示開口率が上がる。さら
に、精度の必要なパターニングは、全てゲート電極を用
いて自己整合するため、基板面積が大きくなっても支障
を生ずることがない。
経ないで、大面積基板に対し、ゲート電極２をマスクに
した自己整合工法を可能とする。したがって、ＴＦＴの
ゲート電極２に対する浮遊容量が小さくなり、且つ絵素
電極の面積を増加できるため表示開口率が上がる。さら
に、精度の必要なパターニングは、全てゲート電極を用
いて自己整合するため、基板面積が大きくなっても支障
を生ずることがない。
（実施例） 以下本発明の一実施例について、図面を参照しながら説
明する。第１図(a)，(b)に本発明によるＴＦＴアレイの
一絵素に対する断面図と平面図を示している。図におい
て４は半導体層、６は不純物半導体層、８は透明な絵素
電極である。第２図ないし第６図に製造工程を示し、第
２図(a)，(b)に、第３の工程までの断面図と平面図を示
す。ゲート電極２を予め設けた透明絶縁基板１上に、第
１絶縁体層３、半導体層４および第２絶縁体層５の三層
をこの順に成膜し、その上にポジフォトレジスト11を塗
布した後透明絶縁基板１裏面から露光し、ゲート電極２
と整合した形状にしフォトレジストをパターニングし、
第２絶縁体層５上のフォトレジストをエッチングにより
除去する。次に、第４の工程で、上記基板上に不純物を
ドーピングした不純物半導体層６を成膜し、ネガフォト
レジストを塗布し、やはり透明絶縁基板１裏面から露光
し、フォトレジスタのパターニングを行い、ゲート電極
２部以外と整合した形状にパターニングする（第３
図）。さらに、通常のフォトリソグラフィを用いて、マ
スク露光によって、所定の形状に、不純物半導体６と半
導体層４とを同時に薄膜トラジスタ部およびクロスオー
バー部にパターニングする。第４図(a)，(b)に、断面図
と平面図を示すように、ＴＦＴ部10とクロスオーバー部
分９とを、この時に形成する。第５の工程により、上記
基板上に透明導電性膜を成膜し、ネガフォトレジストを
塗布、裏面露光によりゲート電極部２以外と整合した形
状にフォトレジストをパターニングし、それをマスクに
して透明導電性膜をエッチングしてフォトレジストを除
去する。その断面図を第５図(a)に平面図を第５図(b)に
示す。さらに、通常のフォトリソグラフィを用い、所定
の形状の絵素電極８を形成する。パターニングした形状
の断面図を第６図(a)に示す。また、第６図(b)に、フォ
トレジスト11のパターンの一例を示す。次に第６の工程
で、第１の絶縁体層及び又は半導体層と第２絶縁体層を
パターニングして、ゲート電極の引き出し部を露出さ
せ、第７の工程で、ソース電極7a、ドレイン電極7bを所
定の形状にパターニング形成して、最終アレイを形成す
る。
明する。第１図(a)，(b)に本発明によるＴＦＴアレイの
一絵素に対する断面図と平面図を示している。図におい
て４は半導体層、６は不純物半導体層、８は透明な絵素
電極である。第２図ないし第６図に製造工程を示し、第
２図(a)，(b)に、第３の工程までの断面図と平面図を示
す。ゲート電極２を予め設けた透明絶縁基板１上に、第
１絶縁体層３、半導体層４および第２絶縁体層５の三層
をこの順に成膜し、その上にポジフォトレジスト11を塗
布した後透明絶縁基板１裏面から露光し、ゲート電極２
と整合した形状にしフォトレジストをパターニングし、
第２絶縁体層５上のフォトレジストをエッチングにより
除去する。次に、第４の工程で、上記基板上に不純物を
ドーピングした不純物半導体層６を成膜し、ネガフォト
レジストを塗布し、やはり透明絶縁基板１裏面から露光
し、フォトレジスタのパターニングを行い、ゲート電極
２部以外と整合した形状にパターニングする（第３
図）。さらに、通常のフォトリソグラフィを用いて、マ
スク露光によって、所定の形状に、不純物半導体６と半
導体層４とを同時に薄膜トラジスタ部およびクロスオー
バー部にパターニングする。第４図(a)，(b)に、断面図
と平面図を示すように、ＴＦＴ部10とクロスオーバー部
分９とを、この時に形成する。第５の工程により、上記
基板上に透明導電性膜を成膜し、ネガフォトレジストを
塗布、裏面露光によりゲート電極部２以外と整合した形
状にフォトレジストをパターニングし、それをマスクに
して透明導電性膜をエッチングしてフォトレジストを除
去する。その断面図を第５図(a)に平面図を第５図(b)に
示す。さらに、通常のフォトリソグラフィを用い、所定
の形状の絵素電極８を形成する。パターニングした形状
の断面図を第６図(a)に示す。また、第６図(b)に、フォ
トレジスト11のパターンの一例を示す。次に第６の工程
で、第１の絶縁体層及び又は半導体層と第２絶縁体層を
パターニングして、ゲート電極の引き出し部を露出さ
せ、第７の工程で、ソース電極7a、ドレイン電極7bを所
定の形状にパターニング形成して、最終アレイを形成す
る。
ゲート電極の引き出し部を露出させる第６の工程におい
て、三層の成膜時に、引き出し部をマスクしておくこと
で、第６の工程を除外できる。また、第２の工程で、再
度、引き出し部上の第２絶縁体層を除去しておけば、第
６の工程で、第１絶縁体層を除去するだけでよい。
て、三層の成膜時に、引き出し部をマスクしておくこと
で、第６の工程を除外できる。また、第２の工程で、再
度、引き出し部上の第２絶縁体層を除去しておけば、第
６の工程で、第１絶縁体層を除去するだけでよい。
（発明の効果） 以上のように、ゲート電極２を用いてマスクとし、第２
絶縁体層５、不純物半導体層６および透明導電性膜８を
自己整合で先ずパターン形成し、再度それぞれの膜に対
し、マスクを用いて所定の形状に形成するという製法を
とることにより、ＴＦＴのゲート電極２に対する浮遊容
量が小さくなり、且つ絵素電極８の面積を増加できるた
め表示用開口率が上がり、しかも、精度の必要なパター
ニングは、全てゲート電極２を用いて自己整合するため
作業が極めて正確且つ容易となり、この方法は、大面積
のＴＦＴアレイ作製に対しても使用できる効果がある。
絶縁体層５、不純物半導体層６および透明導電性膜８を
自己整合で先ずパターン形成し、再度それぞれの膜に対
し、マスクを用いて所定の形状に形成するという製法を
とることにより、ＴＦＴのゲート電極２に対する浮遊容
量が小さくなり、且つ絵素電極８の面積を増加できるた
め表示用開口率が上がり、しかも、精度の必要なパター
ニングは、全てゲート電極２を用いて自己整合するため
作業が極めて正確且つ容易となり、この方法は、大面積
のＴＦＴアレイ作製に対しても使用できる効果がある。
【図面の簡単な説明】 第１図は(a)，(b)は、本発明の実施例によるＴＦＴアレ
イの一絵素に対する断面図と平面図、第２図ないし第６
図にＴＦＴアレイの製造工程を示す図、第７図に従来例
の断面図を示す。 １……透明絶縁基板、２……ゲート電極、３……第１絶
縁体層、４……半導体層、５……第２絶縁体層、６……
不純物半導体層、7a……ソース電極、7b……ドレイン電
極、８……透明な絵素電極、９……クロスオーバー部、
10……ＴＦＴ部、11……フォトレジスト。
イの一絵素に対する断面図と平面図、第２図ないし第６
図にＴＦＴアレイの製造工程を示す図、第７図に従来例
の断面図を示す。 １……透明絶縁基板、２……ゲート電極、３……第１絶
縁体層、４……半導体層、５……第２絶縁体層、６……
不純物半導体層、7a……ソース電極、7b……ドレイン電
極、８……透明な絵素電極、９……クロスオーバー部、
10……ＴＦＴ部、11……フォトレジスト。
Claims (2)
- 【請求項１】透明絶縁基板上に、ゲート電極を所定の形
状に形成する第１の工程と、 第１の工程でゲート電極の得られた基板上に、第１の絶
縁体層、半導体層および第２の絶縁体層を成膜する第２
の工程と、 第２の工程の終った基板上に、フォトレジストを塗布
し、透明絶縁基板裏面からの光照射によりゲート電極と
整合した形状にフォトレジストをパターニングし、それ
をマスクにして、第２の絶縁体層をエッチングしてフォ
トレジストを除去する第３の工程と、 第３の工程を終った基板上に、不純物をドーピングした
不純物半導体層を形成した後、透明絶縁基板裏面から露
光によりゲート電極以外の部分と整合した形状に、レジ
ストを残し不純物半導体をパターニング形成し、再度別
のマスクを用い通常のフォトリソグラフィにより不純物
半導体層と半導体層とを同時に薄膜トラジスタ部及びク
ロスオーバー部にパターニング形成する第４の工程と、 第４の工程の終った基板上に、透明導電性膜を形成した
後、フォトレジストを塗布し、透明絶縁基板裏面からゲ
ート電極をマスクしてゲート電極部以外の部分と整合し
た形状に残したフォトレジストをマスクにし、透明導電
性膜をパターニングし、再度別のマスクを用い通常のフ
ォトリソグラフィにより薄膜トラジスタ部及び絵素電極
部にパターニングする第５の工程と、 第５の工程の終った基板に対し、第１の絶縁体層、及び
又は半導体層と第２絶縁体層をパターニングし、ゲート
電極の取り出し部を露出する第６の工程と、 第６の工程の終った基板に対し、ソース電極、ドレイン
電極を所定の形状にパターニング形成して、最終アレイ
を形成する第７の工程と を含み、薄膜トランジスタの不純物半導体と絵素電極を
ゲート電極に対し自己整合させることを特徴とする薄膜
トランジスタアレイの製造法。 - 【請求項２】第３、第４の工程の間に、再度フォトレジ
ストパターニングを行ない、ゲート電極引き出し部の第
２絶縁体層を所定の形状にパターニングする工程を含む
ことを特徴とする特許請求の範囲第(1)項記載の薄膜ト
ランジスタアレイの製造法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063413A JPH0612780B2 (ja) | 1985-03-29 | 1985-03-29 | 薄膜トランジスタアレイの製造法 |
| EP86302414A EP0196915B1 (en) | 1985-03-29 | 1986-04-01 | Thin film transistor array and method of manufacturing same |
| DE8686302414T DE3680806D1 (de) | 1985-03-29 | 1986-04-01 | Duennschicht-transistorenanordnung und methode zu deren herstellung. |
| US07/188,623 US4958205A (en) | 1985-03-29 | 1988-04-29 | Thin film transistor array and method of manufacturing the same |
| US07/454,990 US5137841A (en) | 1985-03-29 | 1989-12-22 | Method of manufacturing a thin film transistor using positive and negative photoresists |
| US07/833,921 US5166086A (en) | 1985-03-29 | 1992-02-12 | Thin film transistor array and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063413A JPH0612780B2 (ja) | 1985-03-29 | 1985-03-29 | 薄膜トランジスタアレイの製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224359A JPS61224359A (ja) | 1986-10-06 |
| JPH0612780B2 true JPH0612780B2 (ja) | 1994-02-16 |
Family
ID=13228577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063413A Expired - Fee Related JPH0612780B2 (ja) | 1985-03-29 | 1985-03-29 | 薄膜トランジスタアレイの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612780B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680685B2 (ja) * | 1986-12-29 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタとその製造方法 |
| JP2527175B2 (ja) * | 1987-03-05 | 1996-08-21 | 三菱電機株式会社 | 表示装置 |
| JPH02273935A (ja) * | 1989-04-14 | 1990-11-08 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
| JPH04111322A (ja) * | 1990-08-30 | 1992-04-13 | Stanley Electric Co Ltd | 薄膜トランジスタの製造方法 |
| JP3378280B2 (ja) * | 1992-11-27 | 2003-02-17 | 株式会社東芝 | 薄膜トランジスタおよびその製造方法 |
| KR100292044B1 (ko) * | 1997-05-23 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치제조방법 |
| KR100480816B1 (ko) * | 2001-12-29 | 2005-04-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
-
1985
- 1985-03-29 JP JP60063413A patent/JPH0612780B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224359A (ja) | 1986-10-06 |
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