JP2013527551A - ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路 - Google Patents

Abstract

ワン・タイム・プログラマブル（ＯＴＰ）メモリ（１６）を含むメモリシステム（１０）が提供される。メモリシステム（１０）は、ノード（３４）において結合される非対称インバータステージ（３０）および対称インバータステージ（３２）を含む書き込みイネーブル検証回路（１４）をさらに含む。書き込みイネーブル検証回路（１４）は、書き込みイネーブル信号を受け取るように構成される。書き込みイネーブル信号が第１の電圧レベルから第２の電圧レベルに変化すると、ノード（３４）における電圧は第１の速度で変化し、書き込みイネーブル信号が第２の電圧レベルから第１の電圧レベルに変化するときは、ノード（３４）における電圧は第１の速度よりも速い第２の速度で変化する。書き込みイネーブル検証回路（１４）は、ＯＴＰメモリ（１６）のプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される。

Description

本発明は、半導体一般に関し、より詳細には、ワン・タイム・プログラマブル・メモリを使用する半導体回路に関する。

半導体技術におけるメモリデバイスの１つのカテゴリはワン・タイム・プログラマブル（ＯＴＰ）メモリとして知られている。電気ヒューズまたはｅヒューズを含むＯＴＰメモリ素子のさまざまな既知のインスタンス化が存在する。ｅヒューズは一般的に、それらを通じて大きな電流を強制的に流すことによってプログラミングされる。高電流は、ｅヒューズ構造を変更するように意図され、これは高抵抗状態をもたらす。従来のｅヒューズプログラミングについて、プログラミングされることになるｅヒューズ構造は通常、コントローラ回路によって生成される復号アドレスによって選択される。

従来のｅヒューズでは、ｅヒューズがスプリアス信号によって故意でなくプログラミングされるおそれがあるという危険性がある。このようなスプリアス信号は、回路に電源を入れている間、検査している間、および放射線によって誘導される反転からのような、さまざまな要因から発生する可能性がある。ｅヒューズのマトリクスの制御回路が電源を逐次開閉する問題に起因して定義されていない状態にある可能性がある場合には、電源を切ってすぐ入れなおしている間にｅヒューズが誤ってプログラミングされてしまうという危険性もある。結果として、コントローラが短絡、誤りのある信号を発すると、ｅヒューズアレイは短い間書き込み状態に駆動される場合がある。この状態において、１つまたは複数のｅヒューズの故意でないプログラミングが発生することになる。加えて、製品のユーザは、ｅヒューズを故意でなくプログラミングしてしまう可能性がある特定のシステム動作条件を回避するように指示される。しかしながら、さまざまな顧客システムは、それにもかかわらずｅヒューズの故意でないプログラミングを引き起こしてしまう動作条件を使用する。

本発明の原理によるワン・タイム・プログラマブル・メモリおよびコントローラを有するメモリシステムを示すブロック図。 図１のメモリシステムにおいて使用するための書き込みイネーブル検証回路を示す部分論理図。 図２の書き込みイネーブル検証回路において使用するための非対称遅延回路の例示的な形態を示す概略図。 図１のメモリシステムの例示的な動作に関連付けられるタイミング信号をグラフ形式で示す図。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

図１には、概してＯＴＰコントローラ１２と、書き込みイネーブル検証回路１４と、ＯＴＰメモリ１６とを有するメモリシステム１０が示されている。１つの形態では、メモリシステム１０は単一の集積回路上に実装されることができる。他の形態では、メモリシステム１０は、２つ以上の集積回路を使用して実装されてもよい。ＯＴＰコントローラ１２は、書き込みイネーブル検証回路１４の入力に接続される書き込みイネーブル（ＷＥ）信号を有する。書き込みイネーブル検証回路１４の出力は検証済み書き込みイネーブル信号を提供し、ＯＴＰメモリ１６の第１の入力およびＯＴＰコントローラ１２の入力に接続される。ＯＴＰコントローラ１２の第２の出力は、アドレス信号および制御信号のような他の信号１８を提供し、ＯＴＰメモリ１６の第２の入力に接続される。

動作時、ＯＴＰコントローラ１２は、ＯＴＰメモリ１６内のワン・タイム・プログラマブル・メモリのプログラミングを含む、ＯＴＰメモリ１６へのアクセスを制御する。ＯＴＰコントローラ１２は、ＯＴＰメモリ１６内のワン・タイム・プログラマブル・メモリのうちの１つをプログラミングすることが望ましい場合に、書き込みイネーブル信号を書き込みイネーブル検証回路１４に提供する。書き込みイネーブル検証回路は、書き込みイネーブル信号が十分に長い継続時間を有することを検証することによって、書き込みイネーブル信号が有効な書き込みイネーブル信号であるか否かを判定するように機能する。検証に応答して、書き込みイネーブル検証回路１４は、検証済み書き込みイネーブル信号をＯＴＰメモリ１６に、およびＯＴＰコントローラ１２に戻して、それらの両方に提供する。検証済み書き込みイネーブル信号は、ＯＴＰコントローラ１２に、書き込みイネーブルが有効な書き込みイネーブル信号であることが確認されたことを知らせ、指定プログラミング時間である残りの所定の時間量にわたってＯＴＰコントローラ１２が書き込みイネーブル信号をアサートすることを可能にする。指定プログラミング時間は事前決定され、ＯＴＰメモリ１６内のワン・タイム・プログラマブル・メモリ素子を正確にプログラミングするために最適化される時間量である。検証済み書き込みイネーブル信号の受信に応答して、ＯＴＰコントローラ１２は所定の時間量にわたって書き込みイネーブルをアサートすることになる。書き込みイネーブルがもはやアサートされなくなると、書き込みイネーブル検証回路１４はもはや検証済み書き込みイネーブル信号をＯＴＰメモリ１６およびＯＴＰコントローラ１２にアサートしなくなる。検証済み書き込みイネーブル信号がアサートされている間、ＯＴＰメモリ１６内のメモリ素子をプログラミングするために、ＯＴＰメモリ１６は他の信号１８を使用し、これは、ＯＴＰメモリ１６内のＯＴＰメモリ素子に対するアドレスを含む。

図２には、書き込みイネーブル検証回路１４の１つの形態の例が示されている。書き込みイネーブル信号は、非対称遅延回路２０の入力端子およびＡＮＤゲート２２の第１の入力に接続される。非対称遅延回路２０の出力はＡＮＤゲート２２の第２の入力に接続される。ＡＮＤゲートの出力は検証済み書き込みイネーブル信号を提供する。

動作時、非対称遅延回路２０は、書き込みイネーブル信号のＡＮＤゲート２２への結合を遅延させるための遅延機能を実行する。ＡＮＤゲート２２の出力は、その第１の入力における書き込みイネーブル信号および遅延された形態の書き込みイネーブル信号の両方がＡＮＤゲート２２の第２の入力に存在するようになるまではアサートされない。上記の検証済み書き込みイネーブル信号は、書き込みイネーブル信号および遅延された形態の書き込みイネーブル信号の両方に応答してＡＮＤゲート２２によってアサートされる。しかしながら、非対称遅延回路２０の非対称性は、書き込みイネーブル信号が時間および電圧のしきい値と称される所定の最小時間量にわたってアサートされたままでない場合は、書き込みイネーブル信号はＡＮＤゲート２２の第２の入力まで転送されないことを確実にするように機能する。それゆえ、書き込みイネーブル信号が、時間および電圧のしきい値を満たさないスプリアス信号である場合は、検証済み書き込みイネーブル信号は決してアサートされない。従って、非対称遅延回路２０は、すべての受け取られた書き込みイネーブル信号を検証するとともに、時間および電圧のしきい値が満たされることを判定するように機能する。非対称遅延回路２０が提供する別の形態の非対称性は、書き込みイネーブル信号のローからハイへの遷移の結果として、検証済み書き込みイネーブル信号が、書き込みイネーブル信号に関連するハイからローへの遷移よりも長い遅延の後に遷移することになることである。換言すれば、書き込みイネーブル信号がＯＴＰコントローラ１２によってアサート停止されると、ＡＮＤゲート２２を通じての信号伝搬遅延の後に検証済み書き込みイネーブル信号もアサート停止される。アサートされていない検証済み書き込みイネーブル信号へ戻る高速の遷移は、非対称遅延回路２０がＡＮＤゲート２２の第２の入力をアサート停止するのにどれだけの時間がかかるかにかかわらず、ＡＮＤゲート２２の第１の入力がアサート停止されることからもたらされる。

図３には、非対称遅延回路２０の１つの形態の例が示されている。概して、非対称遅延回路２０は、容量性ノード３４において対称インバータステージ３２に結合される非対称インバータステージ３０を有する。非対称インバータステージ３０は、供給電圧Ｖ_ＤＤを受け取るために電源電圧端子に接続されるソースを有するＰチャネルトランジスタを有する。トランジスタ３６のドレインは、容量性ノード３４およびＮチャネルトランジスタ３８のドレインに接続されている。トランジスタ３６のゲートはトランジスタ３８のゲートに接続され、書き込みイネーブル信号を受け取る。トランジスタ３８のソースは、Ｎチャネルトランジスタ４０のドレインに接続されている。トランジスタ４０のソースは供給電圧Ｖ_ＳＳを受け取るために電源電圧端子に接続されている。１つの形態では、Ｖ_ＳＳ電圧は接地である。抵抗器４２の第１の端子はＶ_ＤＤ供給電圧端子に接続されており、抵抗器４２の第２の端子はトランジスタ４０のゲートおよび抵抗器４４の第１の端子の両方に接続されている。抵抗器４４の第２の端子はＶ_ＳＳ電圧端子に接続される。コンデンサ５０は容量性ノード３４に接続される第１の電極を有する。コンデンサ５０の第２の電極は電源端子に接続される。１つの形態ではこの端子はＶ_ＳＳ電圧端子である。

対称インバータステージ３２において、Ｐチャネルトランジスタ４６は、Ｖ_ＤＤ電圧端子に接続されるソースと、容量性ノード３４に接続されるゲートと、非対称遅延書き込みイネーブル信号を提供するためのドレインとを有する。非対称遅延書き込みイネーブル信号は、図２のプログラミング検証回路１４のＡＮＤゲート２２の第２の入力に接続される信号である。トランジスタ４６のドレインは、Ｎチャネルトランジスタ４８のドレインに接続されている。トランジスタ４８のゲートは容量性ノード３４においてトランジスタ４６のゲートに接続されている。トランジスタ４８のソースはＶ_ＳＳ電圧端子に接続されている。

動作時、非対称遅延回路２０は、トランジスタ３６および３８のゲートにおいて書き込みイネーブル信号を受け取る。トランジスタ３６および３８は書き込みイネーブル信号の論理状態を反転させて、容量性ノード３４において増幅された反転形態を提供する。抵抗器４２および４４は、トランジスタ４０が継続的にオン状態に弱くバイアスされるようなサイズになっている。供給電圧Ｖ_ＤＤは抵抗器４２によって低減され、トランジスタ４０のゲートに印加される。それゆえ、低減されたＶ_ＤＤ電圧は、第２の供給電圧とみなされることができる。書き込みイネーブル信号が論理ロー値であるとき、トランジスタ３６は導電性であり、トランジスタ３８は非導電性である。それゆえ、容量性ノード３４はコンデンサ５０を使用してＶ_ＤＤ供給電圧まで充電される。対称インバータステージ３２は容量性ノード３４における論理ハイ状態を反転して、非対称遅延書き込みイネーブル信号のために論理ロー信号を提供する。

ここで、書き込みイネーブル信号は論理値を遷移して論理ハイになると想定する。この遷移はトランジスタ３６を非導電性にし、トランジスタ３８を導電性にする。トランジスタ３８が導電するとき、容量性ノード３４はトランジスタ３８および４０を通じて制御された速度で放電を開始する。対称インバータステージ３２は、対称インバータステージ３２の出力が変化することになるときを表す入力電圧レベルである所定のスイッチングレベルを有する。容量性ノード３４が対称インバータステージ３２のスイッチングレベルを下回って遷移するのに十分なほど長く書き込みイネーブル信号が論理ハイに留まる場合、非対称遅延書き込みイネーブル信号は論理ハイレベルにおいてアサートされるようになる。しなしながら、書き込みイネーブル信号が十分長く論理ハイに留まらない場合、容量性ノード３４は対称インバータステージ３２のスイッチングレベルを下回って遷移せず、非対称遅延書き込みイネーブル信号はアサートされないままになる。従って、所定の十分な時間長にわたって論理ハイ値に留まらない書き込みイネーブル信号のスプリアス信号遷移は、非対称遅延書き込みイネーブル信号として認められないことになる。書き込みイネーブル信号が論理ロー状態に戻ると、トランジスタ３６は導電性になり、トランジスタ３８は非導電性になる。結果として、容量性ノード３４は非常に迅速にＶ_ＤＤ供給電圧に戻って充電される。この迅速な充電動作に起因して、書き込みイネーブル信号の一連の多くの連続したスプリアス信号遷移は非対称遅延書き込みイネーブル信号としては認められないことになる。

ここで、書き込みイネーブル信号は、対称インバータステージ３２のスイッチングレベルに達するほど十分に長くアサートされ、それによって、非対称遅延書き込みイネーブル信号がアサートされるものと想定する。書き込みイネーブル信号がアサート停止されるとき、トランジスタ３６は導電性になり、トランジスタ３８は非導電性になる。この信号トランジスタは、トランジスタ３６を通じて容量性ノードに非常に迅速にＶ_ＤＤまで充電させる。結果として、非対称遅延書き込みイネーブル信号は、短い回復時間内に非常に迅速に論理ロー値に遷移する。従って、対称インバータステージ３２が、書き込みイネーブル信号のハイからローへの遷移と比較して、書き込みイネーブル信号のローからハイへの遷移に応答してスイッチ点に達するのに要する時間量において大きな非対称性が存在する。この非対称性は、ＯＴＰコントローラ１２によってスプリアス信号を有効に無視するために図１のＯＴＰメモリ１６のプログラミングの文脈において使用される。ＯＴＰコントローラ１２によって生成されるスプリアス信号は継続時間が短く、従って、ＯＴＰメモリ１６のプログラミングに対する影響からは有効に除外されることができる。さらに、時間の長さおよび電圧しきい値は、コンデンサ５０、トランジスタ４０のゲート電圧、ならびに対称インバータステージ３２のトランジスタ４６および４８を適切にサイジングすることによって正確に大きくセットされることができることが留意されるべきである。

図４には、メモリシステム１０の動作に関連付けられる信号の例示的なグラフが示されている。信号は、垂直軸における電圧と水平軸における時間との関数として表されている。ほんの一例として、複数または一連の短いスプリアス信号がＯＴＰコントローラ１２によって繰り返し提供される。これらのスプリアス信号の原因は既に述べたようにさまざまであり得る。例えば、メモリシステム１０の起動時に、スプリアス信号を生成する可能性がある未知の状態がしばしば存在する。これらのスプリアス信号は比較的短い継続時間を有する。最初、ロー書き込みイネーブル信号に応答してトランジスタ３６が導電性であることに応答して、容量性ノード３４はＶ_ＤＤ値にある。スプリアス信号がハイとローとの論理レベル間で遷移することに応答して、容量性ノード３４は放電し始めるが、スプリアス信号が短いことに起因して、容量性ノード３４が対称インバータステージ３２のスイッチングレベルに達することが可能になる前に完全にＶ_ＤＤまで再充電される。スプリアス信号のすべてに応答して、非対称遅延書き込みイネーブル信号および検証済み書き込みイネーブル信号の両方がアサートされないままになる。それゆえ、複数のスプリアス信号はＯＴＰメモリ１６から分離される。いかなる単一のスプリアス信号もＯＴＰメモリ素子を故意でなくプログラミングするために十分に長続きし得ないが、各スプリアス信号がＯＴＰメモリ１６内のＯＴＰメモリ素子に印加されたとすると、各信号がＯＴＰメモリ素子の永久的な物理的変更に寄与したことになる。１つの形態では、この物理的変更は、ＯＴＰメモリ素子のプログラム可能層からの材料のエレクトロマイグレーションである可能性がある。複数のスプリアス信号の累積的影響に起因して十分なエレクトロマイグレーションが発生するとき、ＯＴＰメモリ素子の故意でないプログラミングが発生する。いくつかの材料がさまざまな形態のＯＴＰメモリ素子に使用されており、それらのすべてが複数の短いスプリアス信号の影響を受けやすい。加えて、単一のパルスもＯＴＰメモリ素子の故意でないプログラミングを発生させ得る。

意図的な書き込み動作がスプリアス信号に続く場合を想定する。示されていない形態においては、意図的な書き込み動作は、書き込みイネーブル信号遷移が発生しないときには介在する時間によってスプリアス信号から分離されてもよいことが理解されるべきである。意図的な書き込み動作は、書き込みイネーブル検証回路１４が書き込みイネーブル信号が意図的な書き込み動作であるか否かを判定している検証部分である、「時間および電圧のしきい値」のラベルを付される第１の部分を有する。検証は、書き込みイネーブル信号が、十分に長い期間にわたってアサートされている論理値を表す電圧を有していたことを検出することによって判定される。この期間は、容量性ノード３４がフルレール電圧値から遷移して対称インバータステージ３２のスイッチ点に達するのに必要とされる時間量によって表される。この期間は、広範なプロセス、温度および電圧値にわたって相当量変動する場合があり、従って単純にタイマ機能を使用して正確に計時することはできない。スイッチ点に達すると、非対称遅延書き込みイネーブル信号および検証済み書き込みイネーブル信号の両方がアサートされる。この時点において、検証済み書き込みイネーブル信号の、書き込みイネーブル検証回路１４の出力からＯＴＰコントローラ１２へのフィードバックが、ＯＴＰメモリ１６のＯＴＰメモリ素子をプログラミングするための指定プログラミング時間を開始するために使用される。指定プログラミング時間は、所与のＯＴＰメモリ素子の的確な物理的変更を保証するために指定期間内にある必要がある。ＯＴＰコントローラ１２は、１つの形態では、フィードバック信号が書き込みイネーブル検証回路１４から受け取られる時点から開始してクロックサイクルをカウントすることになる。その時間枠が満了すると、ＯＴＰコントローラ１２は書き込みイネーブル信号をアサート停止する。意図的な書き込み動作が終了するときの書き込みイネーブル信号の立下りエッジにおいて、検証済み書き込みイネーブル信号もローに遷移する。この回路動作は、ＡＮＤゲート２２の第１の入力が書き込みイネーブル信号に直接接続される結果として行われる。短い回復時間内に、容量性ノード３４の電圧はほぼＶ_ＳＳから対称インバータステージ３２のスイッチ点まで急速に上昇する。この急速な遷移は、Ｐチャネルトランジスタ３６が導電性になり、Ｖ_ＤＤを直接容量性ノード３４に接続する結果として生じる。スイッチ点に達すると、対称インバータステージ３２は、その出力信号を遷移させ、非対称遅延書き込みイネーブルは、検証済み書き込みイネーブル信号が論理ローに遷移した後の非常に短い回復時間内に論理ローに遷移する。記載されている回復時間は、意図的な書き込み動作を検証するために使用される、意図的な書き込みの時間および電圧のしきい値の部分に関連付けられる時間よりも、継続時間がはるかに短い。従って、短い回復時間は、ＯＴＰメモリ素子の意図的な書き込み動作が非常に近接して行われることを可能にし、ＯＴＰメモリプログラミング時間を大幅に低減することを可能にする。従来のＯＴＰメモリプログラミング動作では、通常数千のＯＴＰメモリ素子を逐次プログラミングする必要がある。それゆえ、メモリシステム１０は信頼できるＯＴＰメモリプログラミングを可能にし、時間効率的である。

以上の記載から、継続時間の短いスプリアス信号または問題からのプログラミングの保護を提供する、ＯＴＰメモリ内のＯＴＰメモリ素子のためのメモリシステムが提供されたことが理解されるべきである。メモリシステム１０は、非同期動作を可能にし、意図的な書き込み動作を終了するための、終了する書き込みイネーブル信号遷移に関する高速の回復を有する。書き込みイネーブル検証回路からＯＴＰコントローラへのフィードバックを使用することによって、ＯＴＰコントローラがＯＴＰメモリ素子をプログラミングするための所望の期間を正確に計時することが可能になる。それゆえ、プログラミング時間は、温度、処理、および電圧のパラメータにおける変動の結果生じる大幅な変動の影響を受けにくい。

本明細書において、１つの形態では、ワン・タイム・プログラマブル（ＯＴＰ）メモリを有するメモリシステムが提供される。書き込みイネーブル検証回路は、ノードにおいて結合される第１のインバータステージと第２のインバータステージとを含み、書き込みイネーブル検証回路は書き込みイネーブル信号を受け取るように構成され、書き込みイネーブル信号は第１の電圧レベルから第２の電圧レベルへ変化する。ノードにおける電圧は第１の速度で変化し、書き込みイネーブル信号が第２の電圧レベルから第１の電圧レベルに変化するときは、ノードにおける電圧は第１の速度よりも速い第２の速度で変化する。書き込みイネーブル検証回路は、ＯＴＰメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される。別の形態では、第２の電圧レベルは第１の電圧レベルよりも高い。さらに別の形態では、コンデンサはノードに結合される第１の端子と、電圧供給端子に結合される第２の端子とを有する。さらに別の形態では、第１のインバータステージは、第１の電圧供給端子に結合される第１の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、ノードに結合される第２の電流端子を有するＰチャネルトランジスタを有する。第１のＮチャネルトランジスタは、ノードに結合される第１の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、第２の電流端子を有する。第２のＮチャネルトランジスタは、第１のＮチャネルトランジスタの第２の電流端子に結合される第１の電流端子、第２の電圧供給端子に結合される制御端子、および、第３の電圧供給端子に結合される第２の電流端子を有し、第１の電圧供給端子における第１の電圧は第２の電圧供給端子における第２の電圧よりも大きく、第２の電圧は第３の電圧供給端子における第３の電圧よりも大きい。別の形態では、第２のインバータステージは、第１の電圧供給端子に結合される第１の電流端子、ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第２の電流端子を有するＰチャネルトランジスタを有する。ｎチャネルトランジスタは、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第１の電流端子、ノードに結合される制御端子、および、第３の電圧供給端子に結合される第２の電流端子を有する。別の形態では、書き込みイネーブル検証回路は、（１）非対称遅延書き込みイネーブル信号および書き込みイネーブル信号を受け取るための、かつ（２）検証済み書き込みイネーブル信号を提供するための、論理ＡＮＤゲートをさらに有する。別の形態では、ＯＴＰメモリは複数のｅヒューズを有し、メモリシステムはＯＴＰコントローラをさらに有し、ＯＴＰコントローラは、検証済み書き込みイネーブル信号を受け取るとともに、複数のｅヒューズのうちの少なくとも１つをプログラミングするために十分な指定時間にわたって書き込みイネーブル信号を第２の電圧レベルに維持するように構成される。

本明細書において、さらに別の形態では、ワン・タイム・プログラマブル（ＯＴＰ）メモリを有するメモリシステムが提供される。ＯＴＰコントローラはＯＴＰメモリに結合され、ＯＴＰコントローラは書き込みイネーブル信号を生成するように構成される。書き込みイネーブル検証回路はＯＴＰメモリおよびＯＴＰコントローラに結合され、書き込みイネーブル検証回路は、ＯＴＰコントローラから書き込みイネーブル信号を受け取るように構成され、書き込みイネーブル検証回路は、ＯＴＰコントローラによるＯＴＰメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される。さらに別の形態では、ＯＴＰメモリは複数のｅヒューズを有し、ＯＴＰコントローラは、検証済み書き込みイネーブル信号を受け取るとともに、検証済み書き込みイネーブル信号を受け取ったことに応答して、複数のｅヒューズのうちの少なくとも１つをプログラミングするために十分な指定時間にわたって書き込みイネーブル信号を特定の電圧レベルに維持するようにさらに構成される。別の形態では、書き込みイネーブル検証回路は、書き込みイネーブル信号を遅延させるように構成される非対称遅延回路を有する。別の形態では、非対称遅延回路は第１のインバータステージおよび第２のインバータステージを有し、第１のインバータステージの出力および第２のインバータステージの入力はノードにおいて結合される。別の形態では、書き込みイネーブル信号が第１の電圧レベルから第２の電圧レベルに変化すると、ノードにおける電圧は第１の速度で変化する。書き込みイネーブル信号が第２の電圧レベルから第１の電圧レベルに変化するときは、ノードにおける電圧は第１の速度よりも速い第２の速度で変化する。さらに別の形態では、第１のインバータステージは、第１の電圧供給端子に結合される第１の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、ノードに結合される第２の電流端子を有するＰチャネルトランジスタを有する。第１のＮチャネルトランジスタは、ノードに結合される第１の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、第２の電流端子を有する。第２のｎチャネルトランジスタは、第１のｎチャネルトランジスタの第２の電流端子に結合される第１の電流端子、第２の電圧供給端子に結合される制御端子、および、第３の電圧供給端子に結合される第２の電流端子を有する。第１の電圧供給端子における第１の電圧は第２の電圧供給端子における第２の電圧よりも大きく、第２の電圧は第３の電圧供給端子における第３の電圧よりも大きい。別の形態では、第２のインバータステージは、第１の電圧供給端子に結合される第１の電流端子、ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第２の電流端子を有するＰチャネルトランジスタを有する。Ｎチャネルトランジスタは、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第１の電流端子、ノードに結合される制御端子、および、第３の電圧供給端子に結合される第２の電流端子を有する。別の形態では、書き込みイネーブル検証回路は、（１）非対称遅延書き込みイネーブル信号および書き込みイネーブル信号を受け取るための、かつ（２）検証済み書き込みイネーブル信号を提供するための、論理ＡＮＤゲートをさらに有する。

さらに別の形態では、ワン・タイム・プログラマブル（ＯＴＰ）メモリを有するメモリシステムが提供される。書き込みイネーブル検証回路はＯＴＰメモリに結合され、書き込みイネーブル検証回路は書き込みイネーブル信号を受け取るように構成され、書き込みイネーブル検証回路は、ＯＴＰメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される。書き込みイネーブル検証回路は、入力信号を受け取るように結合される入力と、スイッチング電圧信号を提供するように結合される出力とを有する第１のインバータステージを有する。第２のインバータステージは、スイッチング電圧信号を受け取るように結合される入力と、出力信号を提供するように結合される出力とを有する。第１のインバータステージおよび第２のインバータステージは、入力信号が少なくとも所定の時間にわたって所定のレベルに維持される場合にのみ、第２のインバータステージが出力を第１の電圧レベルから、第１の電圧レベルとは異なる第２の電圧レベルに切り替えるように構成される。別の形態では、メモリシステムは、（１）第２のインバータステージの出力信号および入力信号を受け取るための、かつ（２）検証済み書き込みイネーブル信号を提供するための、論理ＡＮＤゲートをさらに有する。さらに別の形態では、第２のインバータステージの入力における電圧信号は、最初は第１の電圧信号レベルにセットされている。スイッチング電圧信号は、入力信号が少なくとも所定の時間にわたって所定のレベルに維持される場合にのみ、第１の電圧信号レベルから、第２のインバータステージの出力を第１の電圧レベルから第２の電圧レベルに切り替えるのに十分な第２の電圧信号に変化する。別の形態では、複数のスプリアス書き込みイネーブル信号が入力信号として受け取られる。第１のインバータステージおよび第２のインバータステージは、いかに多くの複数のスプリアス書き込みイネーブル信号が入力信号として受け取られるかにかかわらず、第２のインバータステージが、出力を第１の電圧レベルから、第１の電圧レベルとは異なる第２の電圧レベルに決して切り替えないように構成される。さらに別の形態では、第１のインバータステージおよび第２のインバータステージは、入力信号が第１の電圧レベルから第２の電圧レベルに遷移するときに、スイッチング電圧信号が第１の期間内に第１のスイッチング電圧レベルから第２のスイッチング電圧レベルに変化するように構成される。入力信号が第２の電圧レベルから第１の電圧レベルに遷移するとき、スイッチング電圧信号は第２の期間内に第２のスイッチング電圧レベルから第１のスイッチング電圧レベルに変化し、第１の期間は第２の期間の少なくとも１００倍長い。

本明細書において論じられる導体は、単一の導体、複数の導体、一方向性導体、または双方向性導体であることに関連して例示または記載され得る。しかしながら、異なる実施形態は導体の実施態様を変更してもよい。例えば、双方向性導体ではなく別個の一方向性導体が使用されてもよく、その逆であってもよい。さらに、複数の導体が、並列にまたは時分割多重方式で複数の信号を伝送する単一の導体と置き換わってもよい。同様に、複数の信号を搬送する単一の導体は、これらの信号のサブセットを搬送するさまざまな異なる導体に分離されてもよい。それゆえ、信号の伝送には多くの選択肢が存在する。

「アサート」または「セット」および「ネゲート」（または「アサート停止」もしくは「クリア」）という用語は、本明細書においては、信号、ステータスビット、または類似の装置をそれぞれ、その論理的に真または論理的に偽の状態にレンダリングすることを指す場合に使用される。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。そして、論理的に真の状態が論理レベル０である場合、論理的に偽の状態は論理レベル１である。

本明細書に記載される各信号は、正または負論理として設計されることができ、ここで、負論理は、信号名の上のバーまたは信号名に続くアスタリスク（＊）によって指示されることができる。負論理信号の場合、信号は、論理的真状態が論理レベル０に対応するアクティブ・ローである。正論理信号の場合、信号は、論理的真状態が論理レベル１に対応するアクティブ・ハイである。本明細書に記載される信号はいずれも負または正論理信号のいずれかとして設計されることができることに留意されたい。それゆえ、代替の実施形態では、正論理信号として記載される信号は、負論理信号として実装されてもよく、負論理信号として記載される信号は、正論理信号として実装されてもよい。

本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型の極性および電位の極は逆になってもよいことが理解される。
上記の実施形態のうちのいくつかは、適宜、さまざまな異なる情報処理システムを使用して実装することができる。例えば、図１およびその説明は、例示的なメモリアーキテクチャを記載しているが、このメモリアーキテクチャは本発明のさまざまな態様の説明における有用な参照を提供するためにのみ提示されている。無論、このメモリアーキテクチャの記載は説明の目的のために簡略化されており、これは、本発明に従って使用することができる多くの異なる種類の適切なメモリアーキテクチャのうちのほんの１つに過ぎない。論理ブロック間の境界は例示にすぎないこと、および、代替的な実施形態は、論理ブロックもしくは回路要素を融合し、またはさまざまな論理ブロックもしくは回路要素に対する代替的な機能を分解してもよいことを、当業者であれば認識できるものである。

従って、本明細書において描写したメモリシステムは例示にすぎないこと、および、事実、同じ機能を達成する多くの他のメモリシステムを実装することができることは理解されたい。要約すると、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に「関連付けられる」。従って、本明細書における、特定の機能を達成するために結合される任意の２つの構成要素は互いに「関連付けられる」とみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の２つの構成要素も、所望の機能を達成するために互いに「動作可能に接続されている」または「動作可能に結合されている」とみなすことができる。

さらなる例示として、１つの実施形態では、システム１０の例示される要素は、単一の集積回路上または同じデバイス内に位置する回路である。代替的には、システム１０は、互いに相互接続される任意の数の別個の集積回路または別個のデバイスを含んでもよい。例えば、ＯＴＰメモリ１６は、ＯＴＰコントローラ１２および書き込みイネーブル検証回路１４と同じ集積回路上に位置してもよく、または別個の集積回路上に位置してもよい。

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ／または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。例えば、非対称遅延回路２０は、タイミング機能がカウンタおよび比較器のようなデジタル回路と置き換わった均等なデジタル表現を用いて実装されてもよい。ＯＴＰコントローラ１２は、状態機械または自動検査器を含むさまざまな種類のコントローラを用いて実装されてもよい。他の種類のメモリも、本明細書において教示される原理から利益を得ることができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。さらに、本明細書において使用される場合、「１つ（“ａ” ｏｒ “ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの （“ａ” ｏｒ “ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの （“ａ” ｏｒ “ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (20)

1. メモリシステムであって、
   ワン・タイム・プログラマブル（ＯＴＰ）メモリと、
   ノードにおいて結合される第１のインバータステージおよび第２のインバータステージを含む書き込みイネーブル検証回路とを備え、該書き込みイネーブル検証回路は書き込みイネーブル信号を受け取るように構成され、該書き込みイネーブル信号は第１の電圧レベルから第２の電圧レベルへ変化し、前記ノードにおける電圧は第１の速度で変化し、前記書き込みイネーブル信号が前記第２の電圧レベルから前記第１の電圧レベルに変化するときは、前記ノードにおける前記電圧は前記第１の速度よりも速い第２の速度で変化し、前記書き込みイネーブル検証回路は、前記ＯＴＰメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するように構成される、メモリシステム。
2. 前記第２の電圧レベルは前記第１の電圧レベルよりも高い、請求項１に記載のメモリシステム。
3. 前記ノードに結合される第１の端子と、電圧供給端子に結合される第２の端子とを有するコンデンサをさらに備える、請求項１に記載のメモリシステム。
4. 前記第１のインバータステージは、
   第１の電圧供給端子に結合される第１の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、前記ノードに結合される第２の電流端子を有するＰチャネルトランジスタと、
   前記ノードに結合される第１の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、第２の電流端子を有する第１のｎチャネルトランジスタと、
   前記第１のｎチャネルトランジスタの前記第２の電流端子に結合される第１の電流端子、第２の電圧供給端子に結合される制御端子、および、第３の電圧供給端子に結合される第２の電流端子を有する第２のｎチャネルトランジスタとを備え、前記第１の電圧供給端子における第１の電圧は前記第２の電圧供給端子における第２の電圧よりも大きく、前記第２の電圧は前記第３の電圧供給端子における第３の電圧よりも大きい、請求項１に記載のメモリシステム。
5. 前記第２のインバータステージは、
   前記第１の電圧供給端子に結合される第１の電流端子、前記ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第２の電流端子を有するＰチャネルトランジスタと、
   前記非対称遅延書き込みイネーブル信号を提供するために前記ノードに結合される第１の電流端子、前記ノードに結合される制御端子、および、前記第３の電圧供給端子に結合される第２の電流端子を有するｎチャネルトランジスタとを備える、請求項４に記載のメモリシステム。
6. 前記書き込みイネーブル検証回路は、（１）前記非対称遅延書き込みイネーブル信号および前記書き込みイネーブル信号を受け取るための、かつ（２）前記検証済み書き込みイネーブル信号を提供するための、論理ＡＮＤゲートをさらに備える、請求項５に記載のメモリシステム。
7. 前記ＯＴＰメモリは複数のｅヒューズを備え、前記メモリシステムはＯＴＰコントローラをさらに備え、該ＯＴＰコントローラは、前記検証済み書き込みイネーブル信号を受け取るとともに、前記複数のｅヒューズのうちの少なくとも１つをプログラミングするために十分な指定時間にわたって前記書き込みイネーブル信号を前記第２の電圧レベルに維持するように構成される、請求項１に記載のメモリシステム。
8. メモリシステムであって、
   ワン・タイム・プログラマブル（ＯＴＰ）メモリと、
   前記ＯＴＰメモリに結合されるＯＴＰコントローラであって、該ＯＴＰコントローラは書き込みイネーブル信号を生成するように構成される、ＯＴＰコントローラと、
   前記ＯＴＰメモリおよび前記ＯＴＰコントローラに結合される書き込みイネーブル検証回路とを備え、前記書き込みイネーブル検証回路は、前記ＯＴＰコントローラから前記書き込みイネーブル信号を受け取るように構成され、前記書き込みイネーブル検証回路は、前記ＯＴＰコントローラによる前記ＯＴＰメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される、メモリシステム。
9. 前記ＯＴＰメモリは複数のｅヒューズを備え、前記ＯＴＰコントローラは、前記検証済み書き込みイネーブル信号を受け取るとともに、該検証済み書き込みイネーブル信号を受け取ったことに応答して、前記複数のｅヒューズのうちの少なくとも１つをプログラミングするために十分な指定時間にわたって前記書き込みイネーブル信号を特定の電圧レベルに維持するようにさらに構成される、請求項８に記載のメモリシステム。
10. 前記書き込みイネーブル検証回路は、前記書き込みイネーブル信号を遅延させるように構成される非対称遅延回路を備える、請求項８に記載のメモリシステム。
11. 前記非対称遅延回路は第１のインバータステージおよび第２のインバータステージを備え、前記第１のインバータステージの出力および前記第２のインバータステージの入力はノードにおいて結合される、請求項１０に記載のメモリシステム。
12. 前記書き込みイネーブル信号が第１の電圧レベルから第２の電圧レベルに変化すると、前記ノードにおける電圧は第１の速度で変化し、前記書き込みイネーブル信号が前記第２の電圧レベルから前記第１の電圧レベルに変化するときは、前記ノードにおける前記電圧は前記第１の速度よりも速い第２の速度で変化する、請求項１１に記載のメモリシステム。
13. 前記第１のインバータステージは、
    第１の電圧供給端子に結合される第１の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、前記ノードに結合される第２の電流端子を有するＰチャネルトランジスタと、
    前記ノードに結合される第１の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、第２の電流端子を有する第１のＮチャネルトランジスタと、
    前記第１のｎチャネルトランジスタの前記第２の電流端子に結合される第１の電流端子、第２の電圧供給端子に結合される制御端子、および、第３の電圧供給端子に結合される第２の電流端子を有する第２のＮチャネルトランジスタとを備え、前記第１の電圧供給端子における第１の電圧は前記第２の電圧供給端子における第２の電圧よりも大きく、前記第２の電圧は前記第３の電圧供給端子における第３の電圧よりも大きい、請求項１１に記載のメモリシステム。
14. 前記第２のインバータステージは、
    前記第１の電圧供給端子に結合される第１の電流端子、前記ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第２の電流端子を有するｐチャネルトランジスタと、
    前記非対称遅延書き込みイネーブル信号を提供するために前記ノードに結合される第１の電流端子、前記ノードに結合される制御端子、および、前記第３の電圧供給端子に結合される第２の電流端子を有するｎチャネルトランジスタとを備える、請求項１３に記載のメモリシステム。
15. 前記書き込みイネーブル検証回路は、（１）前記非対称遅延書き込みイネーブル信号および前記書き込みイネーブル信号を受け取るための、かつ（２）前記検証済み書き込みイネーブル信号を提供するための、論理ＡＮＤゲートをさらに備える、請求項１４に記載のメモリシステム。
16. メモリシステムであって、
    ワン・タイム・プログラマブル（ＯＴＰ）メモリと、
    前記ＯＴＰメモリに結合される書き込みイネーブル検証回路とを備え、該書き込みイネーブル検証回路は入力信号を受け取るように構成され、該書き込みイネーブル検証回路は、前記ＯＴＰメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成され、該書き込みイネーブル検証回路は、
    前記入力信号を受け取るように結合される入力、およびスイッチング電圧信号を提供するように結合される出力を有する第１のインバータステージと、
    前記スイッチング電圧信号を受け取るように結合される入力、および出力信号を提供するように結合される出力を有する第２のインバータステージとを備え、前記第１のインバータステージおよび前記第２のインバータステージは、前記入力信号が少なくとも所定の時間にわたって所定のレベルに維持される場合にのみ、前記第２のインバータステージが前記出力を第１の電圧レベルから、該第１の電圧レベルとは異なる第２の電圧レベルに切り替えるように構成される、メモリシステム。
17. （１）前記第２のインバータステージの前記出力信号および前記入力信号を受け取るための、かつ（２）前記検証済み書き込みイネーブル信号を提供するための、論理ＡＮＤゲートをさらに備える、請求項１６に記載のメモリシステム。
18. 前記第２のインバータステージの前記入力における前記スイッチング電圧信号は、最初は第１の電圧信号レベルにセットされており、前記スイッチング電圧信号は、前記入力信号が少なくとも前記所定の時間にわたって前記所定のレベルに維持される場合にのみ、前記第１の電圧信号レベルから、前記第２のインバータステージの前記出力を前記第１の電圧レベルから前記第２の電圧レベルに切り替えるのに十分な第２の電圧信号に変更する、請求項１７に記載のメモリシステム。
19. 複数のスプリアス書き込みイネーブル信号が前記入力信号として受け取られ、前記第１のインバータステージおよび前記第２のインバータステージは、いかに多くの前記複数のスプリアス書き込みイネーブル信号が前記入力信号として受け取られるかにかかわらず、前記第２のインバータステージが前記出力を、前記第１の電圧レベルから、該第１の電圧レベルとは異なる前記第２の電圧レベルに決して切り替えないように構成される、請求項１６に記載のメモリシステム。
20. 前記第１のインバータステージおよび前記第２のインバータステージは、前記入力信号が第１の電圧レベルから第２の電圧レベルに遷移するときに、前記スイッチング電圧信号が第１の期間内に第１のスイッチング電圧レベルから第２のスイッチング電圧レベルに変化するように構成され、前記入力信号が前記第２の電圧レベルから前記第１の電圧レベルに遷移するとき、前記スイッチング電圧信号は第２の期間内に前記第２のスイッチング電圧レベルから前記第１のスイッチング電圧レベルに変化し、前記第１の期間は前記第２の期間の少なくとも１００倍長い、請求項１６に記載のメモリシステム。

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