JPS62114200A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS62114200A JPS62114200A JP60257096A JP25709685A JPS62114200A JP S62114200 A JPS62114200 A JP S62114200A JP 60257096 A JP60257096 A JP 60257096A JP 25709685 A JP25709685 A JP 25709685A JP S62114200 A JPS62114200 A JP S62114200A
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- G11C2029/5006—Current
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体メモリ装置に関し、特に、浮遊ゲート
に電子を注入し、電気的あるいは紫外線照射により電子
を放出する複数の可変しきい値型不揮発性半導体メモリ
トランジスタのゲートを行方向に接続し、ドレインを列
方向に接続してマトリクス状に配列したような半導体メ
モリ装置に関する。
に電子を注入し、電気的あるいは紫外線照射により電子
を放出する複数の可変しきい値型不揮発性半導体メモリ
トランジスタのゲートを行方向に接続し、ドレインを列
方向に接続してマトリクス状に配列したような半導体メ
モリ装置に関する。
［従・来の技術］
第２図は従来の半導体メモリ装置の電気回路図の一例を
示す図であり、第３図は正常なメモリセルの特性を示す
図であり、第４図は正常なメモリセルおよび低しきい値
のメモリセルの特性を示す図である。
示す図であり、第３図は正常なメモリセルの特性を示す
図であり、第４図は正常なメモリセルおよび低しきい値
のメモリセルの特性を示す図である。
第２図に示した半導体メモリ装胃は、ＦＡＭＯ８形のメ
モリセルＱＩ＋ないしＱｎで構成されたＥＰＲＯＭであ
って、各メモリ［ルＱ＋＋ないしＱ、の各グー１〜は行
ごとに共通接続されていて、各ゲートには行方向を選択
するためのワードライン信号ＷｂないしＷＬ、が与えら
れる。また、各メモリセルＱ＋＋ないしＱ。のドレイン
は列ごとに共通接続され、ビットラインＢＬ、ないしＢ
Ｌｆｎとされる。各ビットラインＢＬＩないしＢＬ、、
。
モリセルＱＩ＋ないしＱｎで構成されたＥＰＲＯＭであ
って、各メモリ［ルＱ＋＋ないしＱ、の各グー１〜は行
ごとに共通接続されていて、各ゲートには行方向を選択
するためのワードライン信号ＷｂないしＷＬ、が与えら
れる。また、各メモリセルＱ＋＋ないしＱ。のドレイン
は列ごとに共通接続され、ビットラインＢＬ、ないしＢ
Ｌｆｎとされる。各ビットラインＢＬＩないしＢＬ、、
。
には、コラムセレクトゲート１ないし−を介して各ビッ
トラインを選択するためのコラムセレクト信号Ｃ８，な
いしＣＳ、、が与えられる。コラムセレクトゲート１な
いし−のトレインは共通接続され、センスアンプ２０に
接続される。
トラインを選択するためのコラムセレクト信号Ｃ８，な
いしＣＳ、、が与えられる。コラムセレクトゲート１な
いし−のトレインは共通接続され、センスアンプ２０に
接続される。
上述のごとく構成されたＥ ｌ）ＲＯＭにおいて、書込
まれた情報を続出ずには、指定されたアドレスにおける
メモリセルの成るワードラインを選択して、通常の電源
電圧（５■）にし、その他のワードラインのすべてを非
選択として、通常の接地電位（Ｖ）にする。また、指定
されたメモリセルの成るビットラインだけをコラムセレ
クト信号で選択し、センスアンプ２０に接続する。
まれた情報を続出ずには、指定されたアドレスにおける
メモリセルの成るワードラインを選択して、通常の電源
電圧（５■）にし、その他のワードラインのすべてを非
選択として、通常の接地電位（Ｖ）にする。また、指定
されたメモリセルの成るビットラインだけをコラムセレ
クト信号で選択し、センスアンプ２０に接続する。
メモリセルのゲート電圧またはワードラインの電圧とド
レイン電流との特性を第３図に示したが、消去状態“１
°°でのメモリセルのしきい値は約１゜５ｖ前後で第３
図のへの特性を示し、書込まれた状態“０”でのメモリ
セルのしきい値は約６〜１０ｖ程度となり、Ｂの特性を
示す。また、センス電流Ｉ ５ｅｎｓｅは、センスアン
プ２０がメモリセルＱ＋＋ないしＱ、のドレイン電流を
検出して、情報゛１”、°゛０”を判別するレベルであ
り、ワードライン電圧（通常５Ｖ）がメモリセルＱ＋＋
ないしＱＩＩＷｌのゲートに印加されると、第３図のＡ
特性にある消去状態のメモリセルは、ドレイン電流１、
がセンス電流１５ｅｎｓｅ以上流れて、“１”と判別さ
れ、第３図の８特性にある書込まれた状態のメモリセル
は、ドレイン電流１．が流れないので“０″と判別され
る。
レイン電流との特性を第３図に示したが、消去状態“１
°°でのメモリセルのしきい値は約１゜５ｖ前後で第３
図のへの特性を示し、書込まれた状態“０”でのメモリ
セルのしきい値は約６〜１０ｖ程度となり、Ｂの特性を
示す。また、センス電流Ｉ ５ｅｎｓｅは、センスアン
プ２０がメモリセルＱ＋＋ないしＱ、のドレイン電流を
検出して、情報゛１”、°゛０”を判別するレベルであ
り、ワードライン電圧（通常５Ｖ）がメモリセルＱ＋＋
ないしＱＩＩＷｌのゲートに印加されると、第３図のＡ
特性にある消去状態のメモリセルは、ドレイン電流１、
がセンス電流１５ｅｎｓｅ以上流れて、“１”と判別さ
れ、第３図の８特性にある書込まれた状態のメモリセル
は、ドレイン電流１．が流れないので“０″と判別され
る。
第２図を参照して、より詳細な動作について説明する。
メモリセルＱ＋＋をアドレス指定したものとすると、ワ
ードライン信＠ Ｗ Ｌ ＋が選択され、その他のワー
ドライン信号Ｗ Ｉ−２ないしＷＬ、が非選択となり、
コラムセレクト信号ＣＳ ＋が選択され、その他のコラ
ムセレクト信号ＣＳ ｔないしＣ８，が非選択となって
、ビットラインＢ Ｌ Ｉが選択されて、センスアンプ
２０に接続される。
ードライン信＠ Ｗ Ｌ ＋が選択され、その他のワー
ドライン信号Ｗ Ｉ−２ないしＷＬ、が非選択となり、
コラムセレクト信号ＣＳ ＋が選択され、その他のコラ
ムセレクト信号ＣＳ ｔないしＣ８，が非選択となって
、ビットラインＢ Ｌ Ｉが選択されて、センスアンプ
２０に接続される。
ここで、メモリセルＱｌ、が消去状態“１”のときを考
えると、メモリセルＱ＋＋は第３図のへの特性を示して
おり、ゲート電圧が５ｖとなるため、ドレイン電流ＩＮ
はセンス電流１５ｅｎｓｅを越えるので、センスアンプ
２０により“１″と判定される。このとき、同一ビット
ラインＢＬ、上の他のメモリセルＱ２１ないしＱｎ＋は
消去状態“１”であっても、書込状症“°０″であって
もゲート電圧がＯ■であるため、ドレイン”１８ ＭＩ
Ｉ Ｍは流れないため、メモリセルＱｌ＋の続出に彰
豐を与えることはない。
えると、メモリセルＱ＋＋は第３図のへの特性を示して
おり、ゲート電圧が５ｖとなるため、ドレイン電流ＩＮ
はセンス電流１５ｅｎｓｅを越えるので、センスアンプ
２０により“１″と判定される。このとき、同一ビット
ラインＢＬ、上の他のメモリセルＱ２１ないしＱｎ＋は
消去状態“１”であっても、書込状症“°０″であって
もゲート電圧がＯ■であるため、ドレイン”１８ ＭＩ
Ｉ Ｍは流れないため、メモリセルＱｌ＋の続出に彰
豐を与えることはない。
次に、メモリセルＱ＋＋が書込状態“Ｏ”のときを考え
ると、メモリセルＱ＋１は第３図に示すＢの特性であり
、ゲート電圧が５ｖであるため、ドレイン電流Ｉｎは流
れない。つまり、ドレイン電流ＩＮはセンス電流１５ｅ
ｎｓｅよりも小さいので、センスアンプ２０によって“
０”と判定される。
ると、メモリセルＱ＋１は第３図に示すＢの特性であり
、ゲート電圧が５ｖであるため、ドレイン電流Ｉｎは流
れない。つまり、ドレイン電流ＩＮはセンス電流１５ｅ
ｎｓｅよりも小さいので、センスアンプ２０によって“
０”と判定される。
このとき、同一ピットライン上における他のメモリセル
は上述の説明と同様にして、ドレイン電流Ｉｎが流れな
いため、メモリセルＱ４．の読出に影響を与えることは
ない。
は上述の説明と同様にして、ドレイン電流Ｉｎが流れな
いため、メモリセルＱ４．の読出に影響を与えることは
ない。
［発明が解決しようとする問題点］
しかしながら、現実には、メモリセルＱ、＋ないしＱｌ
ｌ、、Ｉにはばらつきがあり、特に消去状態でのしきい
値電圧は、正常な値で約１．５ｖ前後であるが、１ない
し２■高いものや低いものもある。
ｌ、、Ｉにはばらつきがあり、特に消去状態でのしきい
値電圧は、正常な値で約１．５ｖ前後であるが、１ない
し２■高いものや低いものもある。
しきい値が高いメモリセルは、浅く書込まれた状態と同
じであり、消去不良としてリジェクト可能であるが、し
きい値が低い場合のメモリセルはりジエクトが困難であ
る。
じであり、消去不良としてリジェクト可能であるが、し
きい値が低い場合のメモリセルはりジエクトが困難であ
る。
次に、メモリセルＱ ＋＋を読出す動作について説明す
る。メモリセルＱ１．が正常であって、消６一 去状態゛１”とし、メモリセルＱ２１が異常であって、
しきい値電圧が約−１，５■であるとする。
る。メモリセルＱ１．が正常であって、消６一 去状態゛１”とし、メモリセルＱ２１が異常であって、
しきい値電圧が約−１，５■であるとする。
同一ビットライン」二の他のメモリセルＱ ｚないしＱ
。、は正常なメモリであって、消去状態１１１ ＩＩま
たは書込状態゛０”とする。
。、は正常なメモリであって、消去状態１１１ ＩＩま
たは書込状態゛０”とする。
メモリセルＱ Ｉ ＋は選択されているため、第４図に
示すＡの特性であり、ゲート電圧が５ｖの状態となり、
ドレイン電流Ｉｎはセンス電流Ｉ ５ｅｎ８ｅを越え、
センスアンプ２０によってパ１”と判定される。このと
き、メモリセルＱ２１は第４図に示すＣの特性であるど
すると、非選択ワードライン電圧（０■）でも、メモリ
セルＱ２＋にはセンス電流Ｉ ５ｅｎｓｅを越える電流
が流れる。この電流はメモリセルＱ＋＋を読出すドレイ
ン電流Ｉｒ＋に加わるが、これはメモリセルＱ＋＋を１
″と読出すことには影響しない。なぎならば、センスア
ンプ２０はセンス電流Ｊ ５ｅｎＳｅ以上流れれば、１
１１ ｔｌど判定するからである。同様にして、メモリ
セルＱｚないしＱ。、にセンス胃流１ｓθｎｓｅ以上の
ドレイン電流Ｉｎが流れても影響しない。
示すＡの特性であり、ゲート電圧が５ｖの状態となり、
ドレイン電流Ｉｎはセンス電流Ｉ ５ｅｎ８ｅを越え、
センスアンプ２０によってパ１”と判定される。このと
き、メモリセルＱ２１は第４図に示すＣの特性であるど
すると、非選択ワードライン電圧（０■）でも、メモリ
セルＱ２＋にはセンス電流Ｉ ５ｅｎｓｅを越える電流
が流れる。この電流はメモリセルＱ＋＋を読出すドレイ
ン電流Ｉｒ＋に加わるが、これはメモリセルＱ＋＋を１
″と読出すことには影響しない。なぎならば、センスア
ンプ２０はセンス電流Ｊ ５ｅｎＳｅ以上流れれば、１
１１ ｔｌど判定するからである。同様にして、メモリ
セルＱｚないしＱ。、にセンス胃流１ｓθｎｓｅ以上の
ドレイン電流Ｉｎが流れても影響しない。
逆に、メモリセルＱ＋１が正常であって、書込まれた状
態“０′”とし、メモリセルＱ２１のしきい値が約−１
，５Ｖであるとすると、メモリセルＱ＋＋が選択されて
いるため、第４図に示すＢの特性であって、ゲート電圧
が５ｖの状態となり、ドレイン電流■。は流れない。し
かし、前述の説明と同様にして、メモリセルＱ２１はＣ
の特性であり、ゲート電圧がＯｖであっても、センス電
流ｌ ５ｅｎＳｅを越えて流れる。すると、センスアン
プ２０はメモリセルＱ２１のドレイン電流をメモリセル
Ｑｌｌのドレイン電流として捉え、センスアンプ２０が
“１″を判定してしまって正しく読出すことができない
。
態“０′”とし、メモリセルＱ２１のしきい値が約−１
，５Ｖであるとすると、メモリセルＱ＋＋が選択されて
いるため、第４図に示すＢの特性であって、ゲート電圧
が５ｖの状態となり、ドレイン電流■。は流れない。し
かし、前述の説明と同様にして、メモリセルＱ２１はＣ
の特性であり、ゲート電圧がＯｖであっても、センス電
流ｌ ５ｅｎＳｅを越えて流れる。すると、センスアン
プ２０はメモリセルＱ２１のドレイン電流をメモリセル
Ｑｌｌのドレイン電流として捉え、センスアンプ２０が
“１″を判定してしまって正しく読出すことができない
。
但し、このようなデプレッションタイプのメモリセルで
あっても、書込むことが可能であるので、メモリセルＱ
２１が書込まれている状態では、しきい値電圧が６■以
上になり、同一ビットライン上の他のメモリセルに影響
を与えることもなく、メモリセルＱ２１も正しく読出せ
る。消去状態であっても、メモリセルＱ２１自体を読む
ことば特に問題はない。なぜならば、メモリセルＱ２１
のドレイン電流が正常な消去状態のメモリセルよりも多
く流れるだけだからである。
あっても、書込むことが可能であるので、メモリセルＱ
２１が書込まれている状態では、しきい値電圧が６■以
上になり、同一ビットライン上の他のメモリセルに影響
を与えることもなく、メモリセルＱ２１も正しく読出せ
る。消去状態であっても、メモリセルＱ２１自体を読む
ことば特に問題はない。なぜならば、メモリセルＱ２１
のドレイン電流が正常な消去状態のメモリセルよりも多
く流れるだけだからである。
さて、この種類の異常なメモリセルをテストでリジェク
トするには従来法のように行なってきた。
トするには従来法のように行なってきた。
まず、全メモリセルＱ＋＋ないしＱ。を消去状態にし、
各ビットラインＢＬＩないしＢＬ、７．上のメモリセル
内の１個だけに書込を行ない、その書込んだ各ビットラ
インのメモリセルを読出すことで、書込んだメモリセル
以外のメモリセルのチェックができる。次に、消去した
後書込んだメモリセルを除いて、各ビットライン上のメ
モリセルのうち１個に書込を行ない、その書込んだメモ
リセルを読出すことで、先に書込、８！ｌ去したメモリ
セルのチェックを行ない、全メモリセルのチェックがで
きる。
各ビットラインＢＬＩないしＢＬ、７．上のメモリセル
内の１個だけに書込を行ない、その書込んだ各ビットラ
インのメモリセルを読出すことで、書込んだメモリセル
以外のメモリセルのチェックができる。次に、消去した
後書込んだメモリセルを除いて、各ビットライン上のメ
モリセルのうち１個に書込を行ない、その書込んだメモ
リセルを読出すことで、先に書込、８！ｌ去したメモリ
セルのチェックを行ない、全メモリセルのチェックがで
きる。
このように、書込、８！ｌ去を２回繰返すことによって
、一応テストすることは可能であるが、書込。
、一応テストすることは可能であるが、書込。
消去の時間を考膚すると、量産性に欠けたものであった
。
。
それゆえに、この発明の主たる目的は、この種の不良メ
モリセルを書込、１ｊ去を繰返すことなく、消去状態で
簡単に短時間にテストし得る手段をチップ上に内蔵した
半導体メモリ装置を提供することである。
モリセルを書込、１ｊ去を繰返すことなく、消去状態で
簡単に短時間にテストし得る手段をチップ上に内蔵した
半導体メモリ装置を提供することである。
Ｅ問題点を解決するための手段１
この発明は、浮遊ゲートに電子を注入し、電気的あるい
は紫外線照射により電子を放出する複数の可変しきい値
型不揮発性半導体メモリトランジスタのゲートを行方向
に接続し、ドレインを列方向に接続してマトリックス状
に配列した半導体メモリ装置であって、アドレス信号で
指定されたメモリトランジスタを行デコーダと列デコー
ダとにより選択し、そのメモリトランジスタに書込まれ
ている情報を、センスアンプを介して読出す通常の読出
モードを有する。さらに、通常の読出動作時の非選択行
の電圧と等しいかまたはそれよりも高く浮遊ゲートから
電子を放出したメモリトランジスタの正常なしき゛い値
電圧よりも低い電圧をもって同時にデコーダにより少な
くとも１本以上の行を選択するとともに、列デコーダに
より少なくとも１本の列を選択して、浮遊ゲートから電
子を放出したメモリトランジスタの正常なしきい値電圧
よりも低いしきい値電圧を持つ異常メモリトランジスタ
と正常なメモリトランジスタとをセンスアンプを介して
判別するテストモードを備えたものである。
は紫外線照射により電子を放出する複数の可変しきい値
型不揮発性半導体メモリトランジスタのゲートを行方向
に接続し、ドレインを列方向に接続してマトリックス状
に配列した半導体メモリ装置であって、アドレス信号で
指定されたメモリトランジスタを行デコーダと列デコー
ダとにより選択し、そのメモリトランジスタに書込まれ
ている情報を、センスアンプを介して読出す通常の読出
モードを有する。さらに、通常の読出動作時の非選択行
の電圧と等しいかまたはそれよりも高く浮遊ゲートから
電子を放出したメモリトランジスタの正常なしき゛い値
電圧よりも低い電圧をもって同時にデコーダにより少な
くとも１本以上の行を選択するとともに、列デコーダに
より少なくとも１本の列を選択して、浮遊ゲートから電
子を放出したメモリトランジスタの正常なしきい値電圧
よりも低いしきい値電圧を持つ異常メモリトランジスタ
と正常なメモリトランジスタとをセンスアンプを介して
判別するテストモードを備えたものである。
［作用］
この発明にかかる半導体メモリ装置は、低いしきい値の
メモリセルを検出するために、すべてのワードラインを
同時に非選択電圧よりも高く、正常なメモリセルにはド
レイン電流が流れないしきい値電圧（約１．５Ｖ）より
も低いある一定の電圧により選択する。各ビットライン
を順々に選択して、ドレイン電流が流れるかどうかをセ
ンスアンプを介して判定することで検出する。
メモリセルを検出するために、すべてのワードラインを
同時に非選択電圧よりも高く、正常なメモリセルにはド
レイン電流が流れないしきい値電圧（約１．５Ｖ）より
も低いある一定の電圧により選択する。各ビットライン
を順々に選択して、ドレイン電流が流れるかどうかをセ
ンスアンプを介して判定することで検出する。
正常なメモリセルはしきい値電圧が約１．５■前襲であ
るため、ドレイン電流は流れず、流れてもセンス電流１
５ｅｎｓｅ以下になるように、全ワードラインの電圧を
設定しておけば、センスアンプは″０″と判定し、その
ビットラインは正常と判定される。
るため、ドレイン電流は流れず、流れてもセンス電流１
５ｅｎｓｅ以下になるように、全ワードラインの電圧を
設定しておけば、センスアンプは″０″と判定し、その
ビットラインは正常と判定される。
異常メモリを含むビットラインは、ドレイン電流が流れ
、センス電流を越えて“１”と判定し、そのビットライ
ンは異常と判定される。したがって、少なくとも１本以
上または全ワードラインを同時に、非選択電圧前後に設
定して読出す回路を内蔵することにより、低しきい値の
メモリセルを含むメモリ装置を簡単にテストできる。
、センス電流を越えて“１”と判定し、そのビットライ
ンは異常と判定される。したがって、少なくとも１本以
上または全ワードラインを同時に、非選択電圧前後に設
定して読出す回路を内蔵することにより、低しきい値の
メモリセルを含むメモリ装置を簡単にテストできる。
［実施例］
第１図はこの発明の一実施例の回路図である。
この第１図に示す回路図は、前述の第２図に示した回路
図に加えて、非選択電圧前後の電圧を発生するバイアス
回路２１と、全ワードラインＷ Ｌ ＋ないしＷＬ、を
そのバイアス電圧に接続するトランジスタＱ、ないしＱ
。と、それらを駆動するテストイネーブル信号を追加し
て構成したものである。
図に加えて、非選択電圧前後の電圧を発生するバイアス
回路２１と、全ワードラインＷ Ｌ ＋ないしＷＬ、を
そのバイアス電圧に接続するトランジスタＱ、ないしＱ
。と、それらを駆動するテストイネーブル信号を追加し
て構成したものである。
次に、動作について説明する。通常の続出時には、テス
トイネーブル信号は０■であり、バイアス回路２１は非
動作状態となっている。このため、トランジスタＱ、な
いしＱ。は非導通状態であるので、従来例と同様にして
、通常の読出動作を行なう。
トイネーブル信号は０■であり、バイアス回路２１は非
動作状態となっている。このため、トランジスタＱ、な
いしＱ。は非導通状態であるので、従来例と同様にして
、通常の読出動作を行なう。
テストイネーブル信号がアクティブ状態（５Ｖ）になる
と、バイアス回路２１が動作し、成る一定電圧を発生す
る。また、ワードラインＷ Ｌ ＋ないしＷ Ｌ ｎに
接続されたトランジスタＱ１ないしＱ。は導通状態にな
り、全ワードラインをバイアス回路２１の発生した電圧
（約０．５ないし１．０■程度）にする。この状態で、
各ビットラインＢＬ、ないしＢＬｎ’ｔを順に選択して
、センスアンプ２０を介して読出す。これらはすべての
メモリセルＱ１．ないしＱ。１を消去した状態で行なう
。
と、バイアス回路２１が動作し、成る一定電圧を発生す
る。また、ワードラインＷ Ｌ ＋ないしＷ Ｌ ｎに
接続されたトランジスタＱ１ないしＱ。は導通状態にな
り、全ワードラインをバイアス回路２１の発生した電圧
（約０．５ないし１．０■程度）にする。この状態で、
各ビットラインＢＬ、ないしＢＬｎ’ｔを順に選択して
、センスアンプ２０を介して読出す。これらはすべての
メモリセルＱ１．ないしＱ。１を消去した状態で行なう
。
ここで、ビットラインＢＬ＋が選択されているときを考
える。ビットセルＱ ＋＋ないしＱ ｎ＋がすべて正常
なメモリセルすなわちしきい値電圧が約１．５■前優に
ある場合には、メモリセルの特性は、第４図に示すへの
特性を示しているので、ゲート電圧が０．５ないし１．
０■程度印加されでも、ドレイン電流ＩＭは流れない。
える。ビットセルＱ ＋＋ないしＱ ｎ＋がすべて正常
なメモリセルすなわちしきい値電圧が約１．５■前優に
ある場合には、メモリセルの特性は、第４図に示すへの
特性を示しているので、ゲート電圧が０．５ないし１．
０■程度印加されでも、ドレイン電流ＩＭは流れない。
したがって、センスアンプ２０は、ドレイン劃１１がセ
ンス電流Ｉ ５ｅｎｓｅ以下であるので、０″と判定し
、このときは正常であることを示す。
ンス電流Ｉ ５ｅｎｓｅ以下であるので、０″と判定し
、このときは正常であることを示す。
次に、メモリセルＱ＋＋が第４図に示すＣまたは０のよ
うな特性を示すとき、つまりしきい値が負のとき、ビッ
トラインＢＬ＋は、このメモリセルＱ＋＋のためにドレ
イン電流がセンスアンプ２０のセンス電流１５ｅｎｓｅ
以上になり、“１”と判定し、このときは異常であるこ
とを示す。
うな特性を示すとき、つまりしきい値が負のとき、ビッ
トラインＢＬ＋は、このメモリセルＱ＋＋のためにドレ
イン電流がセンスアンプ２０のセンス電流１５ｅｎｓｅ
以上になり、“１”と判定し、このときは異常であるこ
とを示す。
また、しきい値が角でなくとも、０ないし１゜５Ｖ以下
のしきい値のメモリセルが同一ビットライン上に多数あ
る場合も、同様の効果を示す。たとえば、５１２Ｋ
ＥＦＲＯＭの場合、同一ビットライン上には、１０２１
１のメモリセルが接続されている。個々の電流が少なく
ても、数個ないし数１０個の電流を合わせてセンス電流
１５ｅｎｓｅを越えると、そのビットラインは正常には
読出せない。
のしきい値のメモリセルが同一ビットライン上に多数あ
る場合も、同様の効果を示す。たとえば、５１２Ｋ
ＥＦＲＯＭの場合、同一ビットライン上には、１０２１
１のメモリセルが接続されている。個々の電流が少なく
ても、数個ないし数１０個の電流を合わせてセンス電流
１５ｅｎｓｅを越えると、そのビットラインは正常には
読出せない。
さらに、マージンをもってテストするために、テストイ
ネーブル信号がアクティブになると、センスアンプ２０
のセンス感度を上げることも考えられる。つまり、通常
のセンス９１ ＊ Ｉ ５ｅｎｓｅを“１°′、゛０″
判定のレベルにしていたものを、テスト［３１ｔｅｓｔ
で１°゛、“０”の判定を行なうように、感度を変える
ことでよりシビアなテストが可能である。
ネーブル信号がアクティブになると、センスアンプ２０
のセンス感度を上げることも考えられる。つまり、通常
のセンス９１ ＊ Ｉ ５ｅｎｓｅを“１°′、゛０″
判定のレベルにしていたものを、テスト［３１ｔｅｓｔ
で１°゛、“０”の判定を行なうように、感度を変える
ことでよりシビアなテストが可能である。
［発明の効果］
以上のように、この発明によれば、少なくとも１本以上
または全ワードラインを同時に非選択電圧前後に設定し
て読出す回路を内蔵してテストモードを設けることによ
り、従来時間のかかる書込。
または全ワードラインを同時に非選択電圧前後に設定し
て読出す回路を内蔵してテストモードを設けることによ
り、従来時間のかかる書込。
消去を繰返してテストしていた、低しきい値電圧のメモ
リセルな持つメモリ装置を消去状態で簡単にテストする
ことができる。
リセルな持つメモリ装置を消去状態で簡単にテストする
ことができる。
第１図はこの発明の一実施例の回路図である。
第２図は従来の半導体メモリ装ばの回路図である。
第３図は正常なメモリセルの特性を示す図である。
第４図は正常なメモリセルおよび低しきい値のメモリセ
ルの特性を示す図である。 図において、１ないしｍはコラムセレクトゲート、２０
はセンスアンプ、２１はバイアス回路、ＱｌないしＱｎ
はトランジスタ、Ｑ＋＋なむ％Ｌ／Ｑ。はメモリセルを
示す。
ルの特性を示す図である。 図において、１ないしｍはコラムセレクトゲート、２０
はセンスアンプ、２１はバイアス回路、ＱｌないしＱｎ
はトランジスタ、Ｑ＋＋なむ％Ｌ／Ｑ。はメモリセルを
示す。
Claims (1)
- 【特許請求の範囲】 浮遊ゲートに電子を注入し、電気的あるいは紫外線照射
により電子を放出する複数の可変しきい値型不揮発性半
導体メモリトランジスタのゲートを行方向に接続し、ド
レインを列方向に接続してマトリクス状に配列した半導
体メモリ装置において、 アドレス信号で指定されたメモリトランジタを行デコー
ダと列デコーダとにより選択し、そのメモリトランジス
タに書込まれている情報を、センスアンプを介して読出
す通常の読出モード、および 前記通常の読出モード時における非選択行の電圧と等し
いかまたはそれよりも高く、浮遊ゲートから電子を放出
したメモリトランジスタの正常なしきい値電圧よりも低
い電圧をもって、同時に前記デコーダにより少なくとも
１本以上の行を選択するとともに、前記列デコーダより
少なくとも１本の列を選択して、前記浮遊ゲートから電
子を放出したメモリトランジスタの正常なしきい値電圧
よりも低いしきい値電圧を持つ異常メモリトランジスタ
と正常なメモリトランジスタとをセンスアンプを介して
読出すテストモードを備えたことを特徴とする、半導体
メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257096A JPS62114200A (ja) | 1985-11-13 | 1985-11-13 | 半導体メモリ装置 |
| US06/923,238 US4779272A (en) | 1985-11-13 | 1986-10-27 | Testable variable-threshold non-volatile semiconductor memory |
| DE19863637682 DE3637682A1 (de) | 1985-11-13 | 1986-11-05 | Prueffaehiger, nicht-fluechtiger halbleiterspeicher mit variablem schwellenwert |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257096A JPS62114200A (ja) | 1985-11-13 | 1985-11-13 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114200A true JPS62114200A (ja) | 1987-05-25 |
Family
ID=17301680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257096A Pending JPS62114200A (ja) | 1985-11-13 | 1985-11-13 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4779272A (ja) |
| JP (1) | JPS62114200A (ja) |
| DE (1) | DE3637682A1 (ja) |
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