JPH0612900A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置において、メモリセ
ルの電気的特性を,すなわち電圧−電流特性や、しきい
値電圧を外部から直接観測できるようにする。 【構成】 任意の電圧を印加する外部端子4と各メモリ
セルアレイ1a,1b,…1nとをそれぞれ接続する複
数のビット列選択用FET(QB0,QB1,…QB
n)を選択してオンし、同一ビット列のメモリセルアレ
イ上の特定のメモリセルFET(Qi)から外部端子ま
での電流経路を形成する同一ビット列選択手段5を設け
た。また、特定のメモリセルFET(Qi)のゲートに
可変電圧を供給する電源回路を備えた。 【効果】 装置の不留り、不良品解析の精度が向上す
る。
ルの電気的特性を,すなわち電圧−電流特性や、しきい
値電圧を外部から直接観測できるようにする。 【構成】 任意の電圧を印加する外部端子4と各メモリ
セルアレイ1a,1b,…1nとをそれぞれ接続する複
数のビット列選択用FET(QB0,QB1,…QB
n)を選択してオンし、同一ビット列のメモリセルアレ
イ上の特定のメモリセルFET(Qi)から外部端子ま
での電流経路を形成する同一ビット列選択手段5を設け
た。また、特定のメモリセルFET(Qi)のゲートに
可変電圧を供給する電源回路を備えた。 【効果】 装置の不留り、不良品解析の精度が向上す
る。
Description
【0001】
【産業上の利用分野】この発明はEPROM、フラッシ
ュEEPROM等の不揮発性半導体記憶装置に関する。
ュEEPROM等の不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】不揮発性半導体記憶装置の代表的なもの
としてEPROM、フラッシュEEPRIOM、マスク
ROM等があげられる。従来、このような不揮発性半導
体記憶装置の検査方法、あるいはメモリセル特性モニタ
方法としては、記憶装置外部からのデータ読出し/書込
みといった方法が主であり、メモリセルの特性を外部か
ら間接的にしか見ていなかった。
としてEPROM、フラッシュEEPRIOM、マスク
ROM等があげられる。従来、このような不揮発性半導
体記憶装置の検査方法、あるいはメモリセル特性モニタ
方法としては、記憶装置外部からのデータ読出し/書込
みといった方法が主であり、メモリセルの特性を外部か
ら間接的にしか見ていなかった。
【0003】記憶装置の検査方法の一例としては、メモ
リセルに「0」か「1」を書き込み、これを読み出して
ビット単位で比較し、正確な書込み/読出しが行なわれ
たかどうかを検査する。ウエハプロセスでの歩留りを上
げたり、出荷検査段階、あるいは出荷後の不良品解析を
行なう場合、前記のような間接的な方法だけでは不十分
であり、直接、メモリセルの電気的特性、例えばドレイ
ン電圧−ドレイン電流を観測する必要が発生することが
多々ある。
リセルに「0」か「1」を書き込み、これを読み出して
ビット単位で比較し、正確な書込み/読出しが行なわれ
たかどうかを検査する。ウエハプロセスでの歩留りを上
げたり、出荷検査段階、あるいは出荷後の不良品解析を
行なう場合、前記のような間接的な方法だけでは不十分
であり、直接、メモリセルの電気的特性、例えばドレイ
ン電圧−ドレイン電流を観測する必要が発生することが
多々ある。
【0004】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置においては、メモリセルの電気的特性を観測す
る場合、プロービング(針当て)等の手間のかかる方法
によらざるを得なかった。しかしながらプロービングに
ついても、近年のウエハプロセスのファインパターン化
の進展により、技術的にも不可能な段階まで来ており、
メモリセルの電気的特性を直接観測することができず、
歩留りや、不良品解析の精度が悪くなるといった問題点
があった。
記憶装置においては、メモリセルの電気的特性を観測す
る場合、プロービング(針当て)等の手間のかかる方法
によらざるを得なかった。しかしながらプロービングに
ついても、近年のウエハプロセスのファインパターン化
の進展により、技術的にも不可能な段階まで来ており、
メモリセルの電気的特性を直接観測することができず、
歩留りや、不良品解析の精度が悪くなるといった問題点
があった。
【0005】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルの電気的特性を直接
測定でき、歩留り、不良品解析の精度を向上できる不揮
発性半導体装置を提供することを目的としている。
ためになされたもので、メモリセルの電気的特性を直接
測定でき、歩留り、不良品解析の精度を向上できる不揮
発性半導体装置を提供することを目的としている。
【0006】
【課題を解決するための手段】この発明の請求項1にか
かる不揮発性半導体装置は、トランジスタ、FET等の
素子(FET(Q0,Q1,…Qn))より構成される
複数個のメモリセルより成り、データバスDの同一ビッ
トに接続されるメモリセルアレイ1a,1b,…1nを
複数個備えるとともに、上記各メモリセルアレイのワー
ド線W0,W1,…Wnを指定し、指定されたワード線
に接続されたメモリセルの素子の制御極(ゲート)をオ
ンする選択回路(ワード線デコーダ回路2)と、上記各
メモリセルアレイのビット線S0,S1,…を指定する
選択回路(ビット線セレクタ回路3)とを備え、上記各
選択回路により選択される各メモリセルアレイ上のメモ
リセルのデータをデータバスを介して読出し/書込むよ
うに構成されたものにおいて、外部端子4と、この外部
端子と上記各メモリセルアレイとをそれぞれ接続する複
数のスイッチング素子(ビット列選択用FET(QB
0,QB1,…QBn))と、このスイッチング素子を
選択してオンし、同一ビット列のメモリセルアレイ上の
特定のメモリセルから外部端子までの電流経路を形成す
る同一ビット列選択手段5とを備え、上記外部端子に任
意の電圧を供給することにより上記電流経路を介して上
記特定のメモリセルの素子(FET(Qi))に電流を
流すようにしたものである。
かる不揮発性半導体装置は、トランジスタ、FET等の
素子(FET(Q0,Q1,…Qn))より構成される
複数個のメモリセルより成り、データバスDの同一ビッ
トに接続されるメモリセルアレイ1a,1b,…1nを
複数個備えるとともに、上記各メモリセルアレイのワー
ド線W0,W1,…Wnを指定し、指定されたワード線
に接続されたメモリセルの素子の制御極(ゲート)をオ
ンする選択回路(ワード線デコーダ回路2)と、上記各
メモリセルアレイのビット線S0,S1,…を指定する
選択回路(ビット線セレクタ回路3)とを備え、上記各
選択回路により選択される各メモリセルアレイ上のメモ
リセルのデータをデータバスを介して読出し/書込むよ
うに構成されたものにおいて、外部端子4と、この外部
端子と上記各メモリセルアレイとをそれぞれ接続する複
数のスイッチング素子(ビット列選択用FET(QB
0,QB1,…QBn))と、このスイッチング素子を
選択してオンし、同一ビット列のメモリセルアレイ上の
特定のメモリセルから外部端子までの電流経路を形成す
る同一ビット列選択手段5とを備え、上記外部端子に任
意の電圧を供給することにより上記電流経路を介して上
記特定のメモリセルの素子(FET(Qi))に電流を
流すようにしたものである。
【0007】また、この発明の請求項2にかかる不揮発
性半導体装置は、上記請求項1の構成に付加して、上記
選択回路で指定されたワード線を介して上記特定のメモ
リセルの素子(FET(Qi))の制御極に可変電圧を
供給する電源回路10を備えて成るものである。
性半導体装置は、上記請求項1の構成に付加して、上記
選択回路で指定されたワード線を介して上記特定のメモ
リセルの素子(FET(Qi))の制御極に可変電圧を
供給する電源回路10を備えて成るものである。
【0008】
【作用】請求項1の構成により、同一ビット列選択手段
5で同一ビット列のメモリセルアレイを選択して、この
メモリアルアレイ上の1つのメモリセルを特定する。外
部端子に任意の電圧を供給すると、上記特定のメモリセ
ルの素子に電流が流れ、この電流を測定する。
5で同一ビット列のメモリセルアレイを選択して、この
メモリアルアレイ上の1つのメモリセルを特定する。外
部端子に任意の電圧を供給すると、上記特定のメモリセ
ルの素子に電流が流れ、この電流を測定する。
【0009】請求項2の構成では、電源回路10によ
り、電流値を測定する特定のメモリセルの素子の制御極
に供給する電圧を変え、素子のしきい値電圧を測定す
る。
り、電流値を測定する特定のメモリセルの素子の制御極
に供給する電圧を変え、素子のしきい値電圧を測定す
る。
【0010】
実施例1.以下、この発明の請求項1にかかる不揮発性
半導体記憶装置の一実施例を図1,図2に基づいて説明
する。図1において、1a,1b,…1nは複数個のメ
モリセルをマトリクス状に配置して成るメモリセルアレ
イであり、各メモリセルアレイはデータバスDの同一ビ
ットのデータ出力線D0,D1…Dnに接続されてお
り、複数個のメモリアルアレイ1a,1b,…1nによ
りメモリ部1を構成している。Q0,Q1,…Qnはメ
モリセルの素子としてのFET、2は上記各FET(Q
0,Q1,…Qn)のゲート(制御極)に接続されたワ
ード線W0,W1,…Wnを指定する選択回路としての
ワード線デコータ回路、3は各メモリセルアレイ1a,
1b,…1nのビット線S0,S1,…を指定してスイ
ッチング素子としてのセレクタFET(QS0,QS
1,…)をオンする選択回路としてのビット線セレクタ
回路である。このビット線セレクタ回路3によりビット
線を指定し、上記ワード線デコーダ回路2で指定された
ワード線に接続された各メモリセルアレイ1a,1b,
…1n上の各々1つのメモリセルのデータをセンスアン
プ6を介してデータバスDに読み出したり、図示しない
書込みアンプによりデータを書込んだりする。
半導体記憶装置の一実施例を図1,図2に基づいて説明
する。図1において、1a,1b,…1nは複数個のメ
モリセルをマトリクス状に配置して成るメモリセルアレ
イであり、各メモリセルアレイはデータバスDの同一ビ
ットのデータ出力線D0,D1…Dnに接続されてお
り、複数個のメモリアルアレイ1a,1b,…1nによ
りメモリ部1を構成している。Q0,Q1,…Qnはメ
モリセルの素子としてのFET、2は上記各FET(Q
0,Q1,…Qn)のゲート(制御極)に接続されたワ
ード線W0,W1,…Wnを指定する選択回路としての
ワード線デコータ回路、3は各メモリセルアレイ1a,
1b,…1nのビット線S0,S1,…を指定してスイ
ッチング素子としてのセレクタFET(QS0,QS
1,…)をオンする選択回路としてのビット線セレクタ
回路である。このビット線セレクタ回路3によりビット
線を指定し、上記ワード線デコーダ回路2で指定された
ワード線に接続された各メモリセルアレイ1a,1b,
…1n上の各々1つのメモリセルのデータをセンスアン
プ6を介してデータバスDに読み出したり、図示しない
書込みアンプによりデータを書込んだりする。
【0011】4は外部端子、5は各メモリセルアレイ,
すなわち同一ビット列のメモリセルアレイを選択する同
一ビット列選択手段である。これは上記外部端子4と上
記各メモリセルアレイ1a,1b…1nのデータ出力線
D0,D1…Dnとの間に接続されるスイッチング素子
としての各ビット列選択用FET(QB0,QB1,…
QBn)の各ゲートに接続されるビット列選択線B0,
B1,…Bnを出力線として有する。このビット列選択
線を上記同一ビット列選択手段5で指定して任意の1つ
のビット列選択用FETをオンすることで、上記ワード
線デコーダ2及びビット線セレクタ回路3で選択される
各メモリセルアレイ1a,1b,…1n上のメモリセル
のうち、さらに1つのメモリセルアレイ上のメモリセル
を特定でき、この特定のメモリセルのFETから外部端
子4までの電流経路が形成される。
すなわち同一ビット列のメモリセルアレイを選択する同
一ビット列選択手段である。これは上記外部端子4と上
記各メモリセルアレイ1a,1b…1nのデータ出力線
D0,D1…Dnとの間に接続されるスイッチング素子
としての各ビット列選択用FET(QB0,QB1,…
QBn)の各ゲートに接続されるビット列選択線B0,
B1,…Bnを出力線として有する。このビット列選択
線を上記同一ビット列選択手段5で指定して任意の1つ
のビット列選択用FETをオンすることで、上記ワード
線デコーダ2及びビット線セレクタ回路3で選択される
各メモリセルアレイ1a,1b,…1n上のメモリセル
のうち、さらに1つのメモリセルアレイ上のメモリセル
を特定でき、この特定のメモリセルのFETから外部端
子4までの電流経路が形成される。
【0012】尚、上記同一ビット列選択手段5として
は、各ビット列選択線B0,B1,…Bnに延長する端
子を備えた端子板で構成し、所望のビット列選択線の端
子に外部より電圧を加えるようにしてもよいし、また、
コンピュータに接続されるデューダ回路より構成して、
プログラムにより自動的に順次ビット列選択線B0,B
1,…Bnを選んでいくように構成してもよい。
は、各ビット列選択線B0,B1,…Bnに延長する端
子を備えた端子板で構成し、所望のビット列選択線の端
子に外部より電圧を加えるようにしてもよいし、また、
コンピュータに接続されるデューダ回路より構成して、
プログラムにより自動的に順次ビット列選択線B0,B
1,…Bnを選んでいくように構成してもよい。
【0013】次に動作について説明する。まず検査をす
るにあたって、ワード線デコーダ回路2及びビット線セ
レクタ回路3を観測用のコンピュータに接続し、上記回
路2,3にアドレスを与える。これにより、ワード線デ
コーダ回路2で同一ビット列,例えばメモリセルアレイ
1a上の複数のメモリセルFET(Q0,Q1,…Q
n)より特定のメモリセルFET、例えばQiを選択す
る。この時のワード線Wiには電源電圧VCCが供給さ
れる。次にビット線セレクタ回路3により、同一ビット
列内の複数のビット線S0,S1…のうち所望のビット
線、例えばS0を選択し、このビット線S0に上記電源
電圧VCCより高いレベルの電圧を供給する。これによ
りセレクタFET(QS0)がオン状態となる。この
時、通常の読み出し動作に用いられるセンスアンプ6は
不活性のままにしておき使用しない。次に同一ビット列
選択手段5により所望のビット列を選択するに際して、
例えばビット列選択線B0を選択し、このB0に電源電
圧VCCより高いレベルの電圧を供給することによりビ
ット列選択用FET(QB0)をオン状態にする。
るにあたって、ワード線デコーダ回路2及びビット線セ
レクタ回路3を観測用のコンピュータに接続し、上記回
路2,3にアドレスを与える。これにより、ワード線デ
コーダ回路2で同一ビット列,例えばメモリセルアレイ
1a上の複数のメモリセルFET(Q0,Q1,…Q
n)より特定のメモリセルFET、例えばQiを選択す
る。この時のワード線Wiには電源電圧VCCが供給さ
れる。次にビット線セレクタ回路3により、同一ビット
列内の複数のビット線S0,S1…のうち所望のビット
線、例えばS0を選択し、このビット線S0に上記電源
電圧VCCより高いレベルの電圧を供給する。これによ
りセレクタFET(QS0)がオン状態となる。この
時、通常の読み出し動作に用いられるセンスアンプ6は
不活性のままにしておき使用しない。次に同一ビット列
選択手段5により所望のビット列を選択するに際して、
例えばビット列選択線B0を選択し、このB0に電源電
圧VCCより高いレベルの電圧を供給することによりビ
ット列選択用FET(QB0)をオン状態にする。
【0014】上記のような動作の結果、外部端子4→F
ET(QB0)→FET(QS0)→メモリセルFET
(Qi)→接地電位Gという電流経路ができる。この状
態で外部端子4に任意の電圧を印加し、上述の経路に流
れる電流を測定することにより、図2に示すような電圧
−電流特性を直接得ることができる。尚、図2におい
て、VCC1,VCC2とあるのは外部端子に供給する
電源電圧VCCを2種類変化させて電流を測定したもの
である。ここで重要な事は、QS0,QB0というスイ
ッチングFETの大きさ(ゲート幅)は一般にメモリセ
ルFET(Qi)の大きさ(ゲート幅)よりずっと大き
く構成するので、QS0,QB0での電圧降下はメモリ
セルFET(Qi)の電圧降下に比べて無視できる
(尚、QS0,QB0に、Qiに供給する電源電圧VC
Cよりも高い電圧を供給したのはQS0,QB0の電圧
降下をさらに無視できるものにするためである。)もの
であるため、図2に示す電圧−電流特性はほぼ上述の電
流経路より特定されたメモリセルFET(Qi)のドレ
イン電圧−ドレイン電流特性を表わすものと考えてよ
い。尚、より厳密に考える場合は、測定電流値からQS
i,QBiの電圧降下を以下の式により補正計算しても
よい。 IDS=β〔(VGS−VTH)VDS−1/2VDS
2〕 IDS;ドレイン−ソース間電流 VGS;ゲート−ソース間電流 VTH;しきい値電圧 VDS;ドレイン−ソース間電圧 β;電流増幅率 以上述べたように、本実施例によれば特定メモリセルF
ET,すなわち、ワード線デコーダ回路2,ビット線セ
レクタ回路3,同一ビット列選択手段5により、メモリ
セルを1つ,1つ選んでいくことにより、すべてのメモ
リセルFETの電圧−電流特性を直接ほぼ正確に得るこ
とができる。
ET(QB0)→FET(QS0)→メモリセルFET
(Qi)→接地電位Gという電流経路ができる。この状
態で外部端子4に任意の電圧を印加し、上述の経路に流
れる電流を測定することにより、図2に示すような電圧
−電流特性を直接得ることができる。尚、図2におい
て、VCC1,VCC2とあるのは外部端子に供給する
電源電圧VCCを2種類変化させて電流を測定したもの
である。ここで重要な事は、QS0,QB0というスイ
ッチングFETの大きさ(ゲート幅)は一般にメモリセ
ルFET(Qi)の大きさ(ゲート幅)よりずっと大き
く構成するので、QS0,QB0での電圧降下はメモリ
セルFET(Qi)の電圧降下に比べて無視できる
(尚、QS0,QB0に、Qiに供給する電源電圧VC
Cよりも高い電圧を供給したのはQS0,QB0の電圧
降下をさらに無視できるものにするためである。)もの
であるため、図2に示す電圧−電流特性はほぼ上述の電
流経路より特定されたメモリセルFET(Qi)のドレ
イン電圧−ドレイン電流特性を表わすものと考えてよ
い。尚、より厳密に考える場合は、測定電流値からQS
i,QBiの電圧降下を以下の式により補正計算しても
よい。 IDS=β〔(VGS−VTH)VDS−1/2VDS
2〕 IDS;ドレイン−ソース間電流 VGS;ゲート−ソース間電流 VTH;しきい値電圧 VDS;ドレイン−ソース間電圧 β;電流増幅率 以上述べたように、本実施例によれば特定メモリセルF
ET,すなわち、ワード線デコーダ回路2,ビット線セ
レクタ回路3,同一ビット列選択手段5により、メモリ
セルを1つ,1つ選んでいくことにより、すべてのメモ
リセルFETの電圧−電流特性を直接ほぼ正確に得るこ
とができる。
【0015】実施例2.実施例2を図3に基づいて説明
する。本実施例では実施例1の構成において、ワード線
によってメモリセルFETのゲートに供給する電圧を可
変できる電源回路を付加したものである。尚、実施例1
と同一の部分は同一符号を付して説明を省略する。同図
において、10はワード線へ供給する電圧を可変する電
源回路であり、これは外部端子11,切換信号線12,
電源電圧13,電源切換回路14で構成され、切換信号
により電源電圧13と外部端子11とを切り換え、切換
回路14の出力をワード線デコーダ回路2の電源として
使用する。本実施例においては、メモリセルFETの特
性を測定する場合、切換回路14の出力を外部端子11
に切換え、外部端子8に供給する電圧を変えることでメ
モリセルFETのゲート電圧を変更することができるた
め、特定メモリセルFETすなわち、メモリセルFET
1つ1つのしきい値電圧を直接測定できるという効果が
ある。尚、上記各実施例においてはメモリセルの素子と
してFETで構成されたものを示したが、バイポーラ型
のトランジスタで構成されたものであってもよい。
する。本実施例では実施例1の構成において、ワード線
によってメモリセルFETのゲートに供給する電圧を可
変できる電源回路を付加したものである。尚、実施例1
と同一の部分は同一符号を付して説明を省略する。同図
において、10はワード線へ供給する電圧を可変する電
源回路であり、これは外部端子11,切換信号線12,
電源電圧13,電源切換回路14で構成され、切換信号
により電源電圧13と外部端子11とを切り換え、切換
回路14の出力をワード線デコーダ回路2の電源として
使用する。本実施例においては、メモリセルFETの特
性を測定する場合、切換回路14の出力を外部端子11
に切換え、外部端子8に供給する電圧を変えることでメ
モリセルFETのゲート電圧を変更することができるた
め、特定メモリセルFETすなわち、メモリセルFET
1つ1つのしきい値電圧を直接測定できるという効果が
ある。尚、上記各実施例においてはメモリセルの素子と
してFETで構成されたものを示したが、バイポーラ型
のトランジスタで構成されたものであってもよい。
【0016】
【発明の効果】請求項1にかかる本発明の不揮発性半導
体記憶装置によれば、トランジスタ、FET等の素子よ
り構成される複数個のメモリセルより成り、データバス
の同一ビットに接続されるメモリセルアレイを複数個備
えるとともに、上記各メモリセルアレイのワード線を指
定し、指定されたワード線に接続されたメモリセルの素
子の制御極をオンする選択回路と、上記各メモリセルア
レイのビット線を指定する選択回路とを備え、上記各選
択回路により選択される各メモリセルアレイ上のメモリ
セルのデータをデータバスを介して読出し/書込むよう
に構成された不揮発性半導体記憶装置において、外部端
子と、この外部端子と上記各メモリセルアレイとをそれ
ぞれ接続する複数のスイッチング素子と、このスイッチ
ング素子を選択してオンし、同一ビット列のメモリセル
アレイ上の特定のメモリセルから外部端子までの電流経
路を形成する同一ビット列選択手段とを備え、上記外部
端子に任意の電圧を供給することにより上記電流経路を
介して上記特定のメモリセルの素子に電流を流すように
したものなので、特定のメモリセルの素子,すなわち1
つ1つのメモリセルの素子の電圧−電流特性を観測で
き、歩留りや不良品解析の精度を大いに向上できる。
体記憶装置によれば、トランジスタ、FET等の素子よ
り構成される複数個のメモリセルより成り、データバス
の同一ビットに接続されるメモリセルアレイを複数個備
えるとともに、上記各メモリセルアレイのワード線を指
定し、指定されたワード線に接続されたメモリセルの素
子の制御極をオンする選択回路と、上記各メモリセルア
レイのビット線を指定する選択回路とを備え、上記各選
択回路により選択される各メモリセルアレイ上のメモリ
セルのデータをデータバスを介して読出し/書込むよう
に構成された不揮発性半導体記憶装置において、外部端
子と、この外部端子と上記各メモリセルアレイとをそれ
ぞれ接続する複数のスイッチング素子と、このスイッチ
ング素子を選択してオンし、同一ビット列のメモリセル
アレイ上の特定のメモリセルから外部端子までの電流経
路を形成する同一ビット列選択手段とを備え、上記外部
端子に任意の電圧を供給することにより上記電流経路を
介して上記特定のメモリセルの素子に電流を流すように
したものなので、特定のメモリセルの素子,すなわち1
つ1つのメモリセルの素子の電圧−電流特性を観測で
き、歩留りや不良品解析の精度を大いに向上できる。
【0017】請求項2にかかる不揮発性半導体記憶装置
によれば、請求項1の構成に付加して、特定のメモリセ
ルの素子の制御極に可変電圧を供給する電源回路を備え
ているので、1つ1つのメモリセルの素子の、電圧−電
流特性及びしきい値電圧を観測でき、さらに歩留りや不
良品解析の精度を向上できる。
によれば、請求項1の構成に付加して、特定のメモリセ
ルの素子の制御極に可変電圧を供給する電源回路を備え
ているので、1つ1つのメモリセルの素子の、電圧−電
流特性及びしきい値電圧を観測でき、さらに歩留りや不
良品解析の精度を向上できる。
【図1】この発明の実施例1による不揮発性半導体記憶
装置の構成図である。
装置の構成図である。
【図2】実施例1によって得られる電圧−電流特性を示
す図である。
す図である。
【図3】この発明の実施例2による不揮発性半導体記憶
装置の構成図である。
装置の構成図である。
1a,1b,…1n メモリセルアレイ Q0,Q1,…Qn メモリセルFET(素子) 2 ワード線デコーダ回路(選択回路) 3 ビット線セレクタ回路(選択回路) 4 外部端子 5 同一ビット列選択手段 10 電源回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年10月7日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0010
【補正方法】変更
【補正内容】
【0010】
【実施例】 実施例1.以下、この発明の請求項1にかかる不揮発性
半導体記憶装置の一実施例を図1,図2に基づいて説明
する。図1において、1a,1b,…1nは複数個のメ
モリセルをマトリクス状に配置して成るメモリセルアレ
イであり、各メモリセルアレイはデータバスDの同一ビ
ットのデータ出力線D0,D1…Dnに接続されてお
り、複数個のメモリセルアレイ1a,1b,…1nによ
りメモリ部1を構成している。Q0,Q1,…Qnはメ
モリセルの素子としてのFET、2は上記各FET(Q
0,Q1,…Qn)のゲート(制御極)に接続されたワ
ード線W0,W1,…Wnを指定する選択回路としての
ワード線デコータ回路、3は各メモリセルアレイ1a,
1b,…1nのビット線S0,S1,…を指定してスイ
ッチング素子としてのセレクタFET(QS0,QS
1,…)をオンする選択回路としてのビット線セレクタ
回路である。このビット線セレクタ回路3によりビット
線を指定し、上記ワード線デコーダ回路2で指定された
ワード線に接続された各メモリセルアレイ1a,1b,
…1n上の各々1つのメモリセルのデータをセンスアン
プ6を介してデータバスDに読み出したり、図示しない
書込みアンプによりデータを書込んだりする。
半導体記憶装置の一実施例を図1,図2に基づいて説明
する。図1において、1a,1b,…1nは複数個のメ
モリセルをマトリクス状に配置して成るメモリセルアレ
イであり、各メモリセルアレイはデータバスDの同一ビ
ットのデータ出力線D0,D1…Dnに接続されてお
り、複数個のメモリセルアレイ1a,1b,…1nによ
りメモリ部1を構成している。Q0,Q1,…Qnはメ
モリセルの素子としてのFET、2は上記各FET(Q
0,Q1,…Qn)のゲート(制御極)に接続されたワ
ード線W0,W1,…Wnを指定する選択回路としての
ワード線デコータ回路、3は各メモリセルアレイ1a,
1b,…1nのビット線S0,S1,…を指定してスイ
ッチング素子としてのセレクタFET(QS0,QS
1,…)をオンする選択回路としてのビット線セレクタ
回路である。このビット線セレクタ回路3によりビット
線を指定し、上記ワード線デコーダ回路2で指定された
ワード線に接続された各メモリセルアレイ1a,1b,
…1n上の各々1つのメモリセルのデータをセンスアン
プ6を介してデータバスDに読み出したり、図示しない
書込みアンプによりデータを書込んだりする。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】尚、上記同一ビット列選択手段5として
は、各ビット列選択線B0,B1,…Bnに延長する端
子を備えた端子板で構成し、所望のビット列選択線の端
子に外部より電圧を加えるようにしてもよいし、また、
コンピュータに接続されるデコーダ回路より構成して、
プログラムにより自動的に順次ビット列選択線B0,B
1,…Bnを選んでいくように構成してもよい。
は、各ビット列選択線B0,B1,…Bnに延長する端
子を備えた端子板で構成し、所望のビット列選択線の端
子に外部より電圧を加えるようにしてもよいし、また、
コンピュータに接続されるデコーダ回路より構成して、
プログラムにより自動的に順次ビット列選択線B0,B
1,…Bnを選んでいくように構成してもよい。
Claims (2)
- 【請求項1】 トランジスタ,FET等の素子より構成
される複数個のメモリセルより成り、データバスの同一
ビットに接続されるメモリセルアレイを複数個備えると
ともに、上記各メモリセルアレイのワード線を指定し、
指定されたワード線に接続されたメモリセルの素子の制
御極をオンする選択回路と、上記各メモリセルアレイの
ビット線を指定する選択回路とを備え、上記各選択回路
により選択される各メモリセルアレイ上のメモリセルの
データをデータバスを介して読出し/書込むように構成
された不揮発性半導体記憶装置において、外部端子と、
この外部端子と上記各メモリセルアレイとをそれぞれ接
続する複数のスイッチング素子と、このスイッチング素
子を選択してオンし、同一ビット列のメモリセルアレイ
上の特定のメモリセルから外部端子までの電流経路を形
成する同一ビット列選択手段とを備え、上記外部端子に
任意の電圧を供給することにより上記電流経路を介して
上記特定のメモリセルの素子に電流を流すようにしたこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 トランジスタ,FET等の素子より構成
される複数個のメモリセルより成り、データバスの同一
ビットに接続されるメモリセルアレイを複数個備えると
ともに、上記各メモリセルアレイのワード線を指定し、
指定されたワード線に接続されたメモリセルの素子の制
御極をオンする選択回路と、上記各メモリセルアレイの
ビット線を指定する選択回路とを備え、上記各選択回路
により選択される各メモリセルアレイ上のメモリセルの
データをデータバスを介して読出し/書込むように構成
された不揮発性半導体記憶装置において、外部端子と、
この外部端子と上記各メモリセルアレイとをそれぞれ接
続する複数のスイッチング素子と、このスイッチング素
子を選択してオンし、同一ビット列のメモリセルアレイ
上の特定のメモリセルから外部端子までの電流経路を形
成する同一ビット列選択手段と、上記選択回路で指定さ
れたワード線を介して上記特定のメモリセルの素子の制
御極に可変電圧を供給する電源回路とを備え、上記外部
端子に任意の電圧を供給することにより上記電流経路を
介して上記特定のメモリセルの素子に電流を流すように
したことを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4196186A JPH0612900A (ja) | 1992-06-29 | 1992-06-29 | 不揮発性半導体記憶装置 |
US08/031,788 US5357472A (en) | 1992-06-29 | 1993-03-15 | Non-volatile semiconductor memory device |
DE4311120A DE4311120A1 (de) | 1992-06-29 | 1993-04-05 | Nichtflüchtiger Halbleiterspeicher |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4196186A JPH0612900A (ja) | 1992-06-29 | 1992-06-29 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0612900A true JPH0612900A (ja) | 1994-01-21 |
Family
ID=16353627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4196186A Pending JPH0612900A (ja) | 1992-06-29 | 1992-06-29 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5357472A (ja) |
JP (1) | JPH0612900A (ja) |
DE (1) | DE4311120A1 (ja) |
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JP2012068174A (ja) * | 2010-09-25 | 2012-04-05 | Toppan Printing Co Ltd | 素子評価用半導体集積回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR0184461B1 (ko) * | 1995-12-21 | 1999-04-15 | 김광호 | 반도체 메모리 장치의 대기전류 검출회로 |
US5894549A (en) * | 1997-12-12 | 1999-04-13 | Scenix Semiconductor, Inc. | System and method for fault detection in microcontroller program memory |
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GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
JPS62114200A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPH02177100A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置のテスト回路 |
US5126970A (en) * | 1990-04-06 | 1992-06-30 | Vlsi Technology, Inc. | Static random access memory with PMOS pass gates |
-
1992
- 1992-06-29 JP JP4196186A patent/JPH0612900A/ja active Pending
-
1993
- 1993-03-15 US US08/031,788 patent/US5357472A/en not_active Expired - Lifetime
- 1993-04-05 DE DE4311120A patent/DE4311120A1/de not_active Withdrawn
Patent Citations (2)
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JP2012068174A (ja) * | 2010-09-25 | 2012-04-05 | Toppan Printing Co Ltd | 素子評価用半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
DE4311120A1 (de) | 1994-01-05 |
US5357472A (en) | 1994-10-18 |
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