JPH07235193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07235193A JPH07235193A JP19884194A JP19884194A JPH07235193A JP H07235193 A JPH07235193 A JP H07235193A JP 19884194 A JP19884194 A JP 19884194A JP 19884194 A JP19884194 A JP 19884194A JP H07235193 A JPH07235193 A JP H07235193A
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- latch circuit
- control gate
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 1ページ分のデータを複数本の制御ゲートに
同時コピー可能とした半導体記憶装置を提供すること。 【構成】 複数本のビット線BLと複数本のワード線W
Lとの交差部に配設されたメモリセルMCと、ワード線
WLにより選択されたメモリセルMCにビット線BLを
介してデータを書き込むデータラッチ回路DLと、ワー
ド線WLを選択するためのアドレスを一時記憶するアド
レスデータラッチ回路ALとを備えた半導体記憶装置に
おいて、データラッチ回路DLに記憶されたデータをビ
ット線BLを介してメモリセルMCに書き込む際の特殊
モードとして、アドレスデータラッチ回路ALに記憶さ
れたアドレスに応じて少なくとも2本のワード線WLを
選択し、該選択したワード線WLに接続されたメモリセ
ルMCに、データラッチ回路DLに記憶されたデータを
同時に書き込むモードを有することを特徴とする。
同時コピー可能とした半導体記憶装置を提供すること。 【構成】 複数本のビット線BLと複数本のワード線W
Lとの交差部に配設されたメモリセルMCと、ワード線
WLにより選択されたメモリセルMCにビット線BLを
介してデータを書き込むデータラッチ回路DLと、ワー
ド線WLを選択するためのアドレスを一時記憶するアド
レスデータラッチ回路ALとを備えた半導体記憶装置に
おいて、データラッチ回路DLに記憶されたデータをビ
ット線BLを介してメモリセルMCに書き込む際の特殊
モードとして、アドレスデータラッチ回路ALに記憶さ
れたアドレスに応じて少なくとも2本のワード線WLを
選択し、該選択したワード線WLに接続されたメモリセ
ルMCに、データラッチ回路DLに記憶されたデータを
同時に書き込むモードを有することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に複数組のメモリセルに1頁分のデータを同時コ
ピーする機能を備えた半導体記憶装置に関する。
り、特に複数組のメモリセルに1頁分のデータを同時コ
ピーする機能を備えた半導体記憶装置に関する。
【0002】
【従来の技術】近年、コンピュータシステムの記憶装置
として、電気的に書き込み,消去が可能な不揮発性半導
体記憶装置(EEPROM)が用いられている。このE
EPROMの一つとして、高集積化に優れたNANDセ
ル型EEPROMが知られている。これは、複数のメモ
リセルをそれらのソース,ドレインを隣接するもの同士
で共有する形で直列接続し、これら複数のメモリセルを
1単位としてビット線に接続するものである。
として、電気的に書き込み,消去が可能な不揮発性半導
体記憶装置(EEPROM)が用いられている。このE
EPROMの一つとして、高集積化に優れたNANDセ
ル型EEPROMが知られている。これは、複数のメモ
リセルをそれらのソース,ドレインを隣接するもの同士
で共有する形で直列接続し、これら複数のメモリセルを
1単位としてビット線に接続するものである。
【0003】また、1992年IEDM(Internationa
l Electron Device Meeting,:国際電子デバイス会議)
で大容量化をはかったNOR型EEPROMとして、日
立製作所から図11に示すAND型EEPROM(H.Ku
me,他、"A 1.28 μm2 Contactless Memory Cell Tech
nology for a 3V-Only 64Mbit EEPROM," 1992 IEDM Tec
h.Dig.,pp991-993)の発表と、三菱電機から図12に示
すDINOR型EEPROM(H.Onoda,他、"A novel C
ell Structure suitablefor a 3 Volt Operation, Sect
or Erase Flash Memory," 1992 IEDM Tech.Dig., pp599
-602)の発表がある。
l Electron Device Meeting,:国際電子デバイス会議)
で大容量化をはかったNOR型EEPROMとして、日
立製作所から図11に示すAND型EEPROM(H.Ku
me,他、"A 1.28 μm2 Contactless Memory Cell Tech
nology for a 3V-Only 64Mbit EEPROM," 1992 IEDM Tec
h.Dig.,pp991-993)の発表と、三菱電機から図12に示
すDINOR型EEPROM(H.Onoda,他、"A novel C
ell Structure suitablefor a 3 Volt Operation, Sect
or Erase Flash Memory," 1992 IEDM Tech.Dig., pp599
-602)の発表がある。
【0004】これらのDINOR型EEPROMとAN
D型EEPROMは、メモリセルを複数個並列接続した
メモリセルユニットに対し、1つ若しくは2つの選択ゲ
ートを設けて高集積化をはかっている。
D型EEPROMは、メモリセルを複数個並列接続した
メモリセルユニットに対し、1つ若しくは2つの選択ゲ
ートを設けて高集積化をはかっている。
【0005】前記メモリセルは通常、電荷蓄積層(浮遊
ゲート)と制御ゲートが積層されたFET−MOS構造
を有する。メモリセルアレイは、p型基板に集積形成さ
れるか、p型基板に形成されたn型ウェル内のp型ウェ
ル内に集積形成されるか、又はn型基板に形成されたp
型ウェル内に集積形成される。NANDセル型EEPR
OMのドレイン側は選択ゲートを介してビット線に接続
され、ソース側はやはり選択ゲートを介してソース線
(基準電位配線)に接続される。メモリセルの制御ゲー
トは、行方向に連続的に接続されてワード線となる。
ゲート)と制御ゲートが積層されたFET−MOS構造
を有する。メモリセルアレイは、p型基板に集積形成さ
れるか、p型基板に形成されたn型ウェル内のp型ウェ
ル内に集積形成されるか、又はn型基板に形成されたp
型ウェル内に集積形成される。NANDセル型EEPR
OMのドレイン側は選択ゲートを介してビット線に接続
され、ソース側はやはり選択ゲートを介してソース線
(基準電位配線)に接続される。メモリセルの制御ゲー
トは、行方向に連続的に接続されてワード線となる。
【0006】通常、同一ワード線につながるメモリセル
の集合を1ページと呼び、1組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を1NANDブ
ロック又は単に1ブロックと呼ぶ。そして、この1ブロ
ックは独立に消去可能な最小単位となる。
の集合を1ページと呼び、1組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を1NANDブ
ロック又は単に1ブロックと呼ぶ。そして、この1ブロ
ックは独立に消去可能な最小単位となる。
【0007】NANDセル型EEPROMの動作は次の
通りである。但し、この動作はn型基板に形成されたp
型ウェル内にメモリセルアレイが集積形成されたものを
前提とする。データの消去は、1NANDブロック内の
メモリセルに対して同時に行われる。即ち、選択された
NANDブロックの全ての制御ゲートを基準電位Vssと
し、p型ウェル及びn型基板に高電圧Vpp(例えば20
V)を印加する。これにより、全てのメモリセルにおい
て浮遊ゲートから基板に電子が放出され、しきい値は負
の方向にシフトする。通常、この状態を“1”状態と定
義する。また、チップ消去は全NANDブロックを選択
状態にすることによりなされる。
通りである。但し、この動作はn型基板に形成されたp
型ウェル内にメモリセルアレイが集積形成されたものを
前提とする。データの消去は、1NANDブロック内の
メモリセルに対して同時に行われる。即ち、選択された
NANDブロックの全ての制御ゲートを基準電位Vssと
し、p型ウェル及びn型基板に高電圧Vpp(例えば20
V)を印加する。これにより、全てのメモリセルにおい
て浮遊ゲートから基板に電子が放出され、しきい値は負
の方向にシフトする。通常、この状態を“1”状態と定
義する。また、チップ消去は全NANDブロックを選択
状態にすることによりなされる。
【0008】データの書き込み動作は、ビット線から最
も離された位置のメモリセルから順に行われる。NAN
Dブロック内の選択された制御ゲートには高電圧Vpp
(例えば20V)を印加し、他の非選択ゲートには中間
電位Vm(例えば10V)を与える。また、ビット線に
はデータに応じて、Vss又はVmを与える。ビット線に
Vssが与えられたとき(“0”書き込み)、その電位は
選択メモリセルに伝達され、浮遊ゲートに電子注入が生
ずる。これにより、その選択メモリセルのしきい値は正
方向にシフトする。通常、この状態を”0”状態と定義
する。ビット線にVmが与えられた(“1”書き込み)
メモリセルには電子注入は起こらず、従ってしきい値は
変化せず負に留まる。
も離された位置のメモリセルから順に行われる。NAN
Dブロック内の選択された制御ゲートには高電圧Vpp
(例えば20V)を印加し、他の非選択ゲートには中間
電位Vm(例えば10V)を与える。また、ビット線に
はデータに応じて、Vss又はVmを与える。ビット線に
Vssが与えられたとき(“0”書き込み)、その電位は
選択メモリセルに伝達され、浮遊ゲートに電子注入が生
ずる。これにより、その選択メモリセルのしきい値は正
方向にシフトする。通常、この状態を”0”状態と定義
する。ビット線にVmが与えられた(“1”書き込み)
メモリセルには電子注入は起こらず、従ってしきい値は
変化せず負に留まる。
【0009】また、データの書き込み動作においては、
データラッチ回路に記憶されている1ページ分のデー
タ、例えば256バイトのデータを、ある制御ゲート線
が選択されると、その制御ゲート線に接続するメモリセ
ルに一括に書き込むことができる。
データラッチ回路に記憶されている1ページ分のデー
タ、例えば256バイトのデータを、ある制御ゲート線
が選択されると、その制御ゲート線に接続するメモリセ
ルに一括に書き込むことができる。
【0010】ところで、NANDセル型EEPROMを
使用するユーザ側から見ると、メモリに記憶されたデー
タの管理上、1組のページデータを複数本の制御ゲート
線に書き込む機能、即ち多重選択コピー機能は重要であ
る。それは、メモリセルアレイの中で、ある特定のデー
タのかたまりを移動し、メモリセルアレイの中のデータ
を整理する作業はひんぱんに行われるためである。
使用するユーザ側から見ると、メモリに記憶されたデー
タの管理上、1組のページデータを複数本の制御ゲート
線に書き込む機能、即ち多重選択コピー機能は重要であ
る。それは、メモリセルアレイの中で、ある特定のデー
タのかたまりを移動し、メモリセルアレイの中のデータ
を整理する作業はひんぱんに行われるためである。
【0011】しかし、従来のNANDセル型EEPRO
Mでは、前述のように1回の書き込み動作では、データ
ラッチ回路に記憶されている1ページ分のデータを1本
の選択された制御ゲート線に関するメモリセルにしか書
き込めない。このため、複数本組のメモリセルに同一デ
ータを書き込むには、複数回の書き込み動作が必要とな
り、多大な時間がかかる。
Mでは、前述のように1回の書き込み動作では、データ
ラッチ回路に記憶されている1ページ分のデータを1本
の選択された制御ゲート線に関するメモリセルにしか書
き込めない。このため、複数本組のメモリセルに同一デ
ータを書き込むには、複数回の書き込み動作が必要とな
り、多大な時間がかかる。
【0012】また、このような大容量のNANDセル型
EEPROMを出荷前にメーカで、出荷後にユーザで試
験動作させる際に、種々のパターンデータの書き込み,
読み出し,消去が繰り返される。中でも最も良く使われ
るテストパターンが、チェッカボードパターン等の連続
的パターンである。そのような、連続的パターンデータ
を書き込む際にも、1本の制御ゲート線毎に書き込んで
いたため、メモリの試験動作に多大な時間がかかってい
た。このテスト時間は、メモリを大容量化するほど増大
していくため、大容量メモリではテストにかかるコスト
が問題となっていた。
EEPROMを出荷前にメーカで、出荷後にユーザで試
験動作させる際に、種々のパターンデータの書き込み,
読み出し,消去が繰り返される。中でも最も良く使われ
るテストパターンが、チェッカボードパターン等の連続
的パターンである。そのような、連続的パターンデータ
を書き込む際にも、1本の制御ゲート線毎に書き込んで
いたため、メモリの試験動作に多大な時間がかかってい
た。このテスト時間は、メモリを大容量化するほど増大
していくため、大容量メモリではテストにかかるコスト
が問題となっていた。
【0013】上記の問題は、ANDセル型EEPRO
M,DINORセル型EEPROM等の大容量メモリに
おいても共通である。
M,DINORセル型EEPROM等の大容量メモリに
おいても共通である。
【0014】
【発明が解決しようとする課題】このように従来、大容
量の半導体記憶装置、特に大容量フラッシュメモリにお
いては、メモリセルアレイ内のデータの管理やテストメ
モリの動作試験のために、1ページ分のデータを複数組
のメモリセルに書き込む動作を順次繰り返す必要があ
り、多大な時間が掛かるという問題があった。
量の半導体記憶装置、特に大容量フラッシュメモリにお
いては、メモリセルアレイ内のデータの管理やテストメ
モリの動作試験のために、1ページ分のデータを複数組
のメモリセルに書き込む動作を順次繰り返す必要があ
り、多大な時間が掛かるという問題があった。
【0015】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、1ページ分のデータを
複数本の制御ゲートに同時コピー可能とした半導体記憶
装置を提供することにある。
ので、その目的とするところは、1ページ分のデータを
複数本の制御ゲートに同時コピー可能とした半導体記憶
装置を提供することにある。
【0016】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
に本発明は、次のような構成を採用している。
【0017】即ち、本発明(請求項1)は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本のワード線と、ビット線とワード線との交差位置にそ
れぞれ配置されワード線により駆動されてビット線との
間でデータのやり取りを行うメモリセルと、ワード線に
より選択されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、ワード線を選択
するためのアドレスを一時記憶するアドレスデータラッ
チ回路とを備えた半導体記憶装置であって、データラッ
チ回路に記憶されたデータをビット線を介してメモリセ
ルに書き込む際のモードとして、アドレスデータラッチ
回路に記憶されたアドレスに応じて1本のワード線を選
択し、該選択したワード線に接続されたメモリセルに、
データラッチ回路に記憶されたデータを書き込む通常モ
ードと、アドレスデータラッチ回路に記憶されたアドレ
スに応じて少なくとも2本のワード線を選択し、該選択
したワード線に接続されたメモリセルに、データラッチ
回路に記憶されたデータを同時に書き込む特殊モードと
を有することを特徴とする。
ット線と、これらのビット線と交差して配設された複数
本のワード線と、ビット線とワード線との交差位置にそ
れぞれ配置されワード線により駆動されてビット線との
間でデータのやり取りを行うメモリセルと、ワード線に
より選択されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、ワード線を選択
するためのアドレスを一時記憶するアドレスデータラッ
チ回路とを備えた半導体記憶装置であって、データラッ
チ回路に記憶されたデータをビット線を介してメモリセ
ルに書き込む際のモードとして、アドレスデータラッチ
回路に記憶されたアドレスに応じて1本のワード線を選
択し、該選択したワード線に接続されたメモリセルに、
データラッチ回路に記憶されたデータを書き込む通常モ
ードと、アドレスデータラッチ回路に記憶されたアドレ
スに応じて少なくとも2本のワード線を選択し、該選択
したワード線に接続されたメモリセルに、データラッチ
回路に記憶されたデータを同時に書き込む特殊モードと
を有することを特徴とする。
【0018】また、本発明(請求項2)は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたNANDセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一NAND列
の制御ゲート線を順次駆動する選択ゲートドライバと、
NAND列を選択するためのアドレスを一時記憶するブ
ロックアドレスデータラッチ回路とを具備した半導体記
憶装置であって、データラッチ回路に記憶されたデータ
をビット線を介してNANDセルに書き込む際のモード
として、ブロックアドレスデータラッチ回路に記憶され
たブロックアドレスに応じて1つの選択ゲートドライバ
を選択し、該選択したゲートドライバにより制御ゲート
線が駆動されるNANDセルに、データラッチ回路に記
憶されたデータを書き込む通常モードと、ブロックアド
レスデータラッチ回路に記憶されたブロックアドレスに
応じて少なくとも2つの選択ゲートドライバを選択し、
該選択したゲートドライバにより制御ゲート線が駆動さ
れるNANDセルに、データラッチ回路に記憶されたデ
ータを同時に書き込む特殊モードとを有することを特徴
とする。
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたNANDセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一NAND列
の制御ゲート線を順次駆動する選択ゲートドライバと、
NAND列を選択するためのアドレスを一時記憶するブ
ロックアドレスデータラッチ回路とを具備した半導体記
憶装置であって、データラッチ回路に記憶されたデータ
をビット線を介してNANDセルに書き込む際のモード
として、ブロックアドレスデータラッチ回路に記憶され
たブロックアドレスに応じて1つの選択ゲートドライバ
を選択し、該選択したゲートドライバにより制御ゲート
線が駆動されるNANDセルに、データラッチ回路に記
憶されたデータを書き込む通常モードと、ブロックアド
レスデータラッチ回路に記憶されたブロックアドレスに
応じて少なくとも2つの選択ゲートドライバを選択し、
該選択したゲートドライバにより制御ゲート線が駆動さ
れるNANDセルに、データラッチ回路に記憶されたデ
ータを同時に書き込む特殊モードとを有することを特徴
とする。
【0019】また、本発明(請求項3)は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個並列接続してなりその一端が
ビット線に接続されたANDセル若しくはDINORセ
ルと、制御ゲート線により駆動されたメモリセルにビッ
ト線を介して書き込むデータを記憶するデータラッチ回
路と、同一AND列若しくはDINOR列の制御ゲート
線を順次駆動する選択ゲートドライバと、AND列若し
くはDINOR列を選択するためのアドレスを一時記憶
するブロックアドレスデータラッチ回路とを具備した半
導体記憶装置であって、データラッチ回路に記憶された
データをビット線を介してANDセル若しくはDINO
Rセルに書き込む際のモードとして、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て1つの選択ゲートドライバを選択し、該選択したゲー
トドライバにより制御ゲート線が駆動されるANDセル
若しくはDINORセルに、データラッチ回路に記憶さ
れたデータを書き込む通常モードと、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て少なくとも2つの選択ゲートドライバを選択し、該選
択したゲートドライバにより制御ゲート線が駆動される
ANDセル若しくはDINORセルに、データラッチ回
路に記憶されたデータを同時に書き込む特殊モードとを
有することを特徴とする。
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個並列接続してなりその一端が
ビット線に接続されたANDセル若しくはDINORセ
ルと、制御ゲート線により駆動されたメモリセルにビッ
ト線を介して書き込むデータを記憶するデータラッチ回
路と、同一AND列若しくはDINOR列の制御ゲート
線を順次駆動する選択ゲートドライバと、AND列若し
くはDINOR列を選択するためのアドレスを一時記憶
するブロックアドレスデータラッチ回路とを具備した半
導体記憶装置であって、データラッチ回路に記憶された
データをビット線を介してANDセル若しくはDINO
Rセルに書き込む際のモードとして、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て1つの選択ゲートドライバを選択し、該選択したゲー
トドライバにより制御ゲート線が駆動されるANDセル
若しくはDINORセルに、データラッチ回路に記憶さ
れたデータを書き込む通常モードと、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て少なくとも2つの選択ゲートドライバを選択し、該選
択したゲートドライバにより制御ゲート線が駆動される
ANDセル若しくはDINORセルに、データラッチ回
路に記憶されたデータを同時に書き込む特殊モードとを
有することを特徴とする。
【0020】また、本発明(請求項4)は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたNANDセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一NAND列
の制御ゲート線を駆動する選択ゲートドライバとを具備
した半導体記憶装置であって、データラッチ回路に記憶
されたデータをビット線を介してNANDセルに書き込
む際に、同一NAND列の制御ゲート線が任意に選択さ
れ、選択された制御ゲート線により駆動される複数個の
メモリセルにデータラッチ回路に記憶されたデータを同
時に書き込むことを特徴とする。
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたNANDセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一NAND列
の制御ゲート線を駆動する選択ゲートドライバとを具備
した半導体記憶装置であって、データラッチ回路に記憶
されたデータをビット線を介してNANDセルに書き込
む際に、同一NAND列の制御ゲート線が任意に選択さ
れ、選択された制御ゲート線により駆動される複数個の
メモリセルにデータラッチ回路に記憶されたデータを同
時に書き込むことを特徴とする。
【0021】また、本発明(請求項5)は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたNANDセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一NAND列
の制御ゲート線を駆動する選択ゲートドライバと、NA
ND列を選択するためのアドレスを一時記憶するブロッ
クアドレスデータラッチ回路とを具備した半導体記憶装
置であって、データラッチ回路に記憶されたデータをビ
ット線を介してNANDセルに書き込む際のモードとし
て、ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて1つの選択ゲートドライバを選
択し、該選択したゲートドライバにより制御ゲート線が
駆動されるNANDセルに、データラッチ回路に記憶さ
れたデータを書き込む通常モードと、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て少なくとも2つの選択ゲートドライバを選択し、該選
択したゲートドライバにより制御ゲート線が駆動される
NANDセルに、データラッチ回路に記憶されたデータ
を同時に書き込む特殊モードとを有し、通常モードと特
殊モードとの少なくとも一方において、同一NAND列
の制御ゲート線を任意に選択することを特徴とする。
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたNANDセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一NAND列
の制御ゲート線を駆動する選択ゲートドライバと、NA
ND列を選択するためのアドレスを一時記憶するブロッ
クアドレスデータラッチ回路とを具備した半導体記憶装
置であって、データラッチ回路に記憶されたデータをビ
ット線を介してNANDセルに書き込む際のモードとし
て、ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて1つの選択ゲートドライバを選
択し、該選択したゲートドライバにより制御ゲート線が
駆動されるNANDセルに、データラッチ回路に記憶さ
れたデータを書き込む通常モードと、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て少なくとも2つの選択ゲートドライバを選択し、該選
択したゲートドライバにより制御ゲート線が駆動される
NANDセルに、データラッチ回路に記憶されたデータ
を同時に書き込む特殊モードとを有し、通常モードと特
殊モードとの少なくとも一方において、同一NAND列
の制御ゲート線を任意に選択することを特徴とする。
【0022】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。
は、次のものがあげられる。
【0023】(1) データラッチ回路は、ワード線又は制
御ゲート線により選択され、ビット線に読み出されたメ
モリセルのデータを検出するビット線センスアンプの機
能と、データラッチ回路に記憶されたデータをビット線
を介してメモリセルに書き込んだ後に、メモリセルに所
望のデータが十分に書き込まれた否かを確認読み出しす
る回路の機能とを備えており、データラッチ回路に記憶
されたデータをビット線を介してメモリセルに書き込む
際に、アドレスデータラッチ回路に記憶されたアドレス
に応じて選択された少なくとも2本以上のワード線又は
制御ゲート線を、メモリセルに所望のデータが十分に書
き込まれたか否かを確認読み出しする際に再度選択する
こと。
御ゲート線により選択され、ビット線に読み出されたメ
モリセルのデータを検出するビット線センスアンプの機
能と、データラッチ回路に記憶されたデータをビット線
を介してメモリセルに書き込んだ後に、メモリセルに所
望のデータが十分に書き込まれた否かを確認読み出しす
る回路の機能とを備えており、データラッチ回路に記憶
されたデータをビット線を介してメモリセルに書き込む
際に、アドレスデータラッチ回路に記憶されたアドレス
に応じて選択された少なくとも2本以上のワード線又は
制御ゲート線を、メモリセルに所望のデータが十分に書
き込まれたか否かを確認読み出しする際に再度選択する
こと。
【0024】(2) メモリセルは、半導体基板上に電荷蓄
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受によりデータを記憶する電気的書替え可
能な不揮発性メモリセルであること。
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受によりデータを記憶する電気的書替え可
能な不揮発性メモリセルであること。
【0025】
【作用】本発明によれば、ロウ・デコーダに付加された
アドレスデータラッチ回路(又はブロックアドレスデー
タラッチ回路)と1ページ分のデータを記憶するビット
線に付加されたデータラッチ回路と、それらの動作を制
御する周辺回路によって、メモリセルにデータラッチ回
路のデータを書き込む際に、1回の書き込み動作で複数
本のワード線(又は制御ゲート線)が同時に多重選択さ
れ、同一ページデータがそれらのワード線(又は制御ゲ
ート線)に関わるメモリセルに同時にコピーされる。こ
れにより、メモリセルアレイ内のデータの管理、即ちコ
ピーして移動させることを短時間で行うことができる。
さらに、メモリチップをテストする際にも連続的なテス
トパターンを短時間で容易に書き込むことができるた
め、テストに必要なコストを大幅に削減することが可能
となり、ビットコストの低減につながる。
アドレスデータラッチ回路(又はブロックアドレスデー
タラッチ回路)と1ページ分のデータを記憶するビット
線に付加されたデータラッチ回路と、それらの動作を制
御する周辺回路によって、メモリセルにデータラッチ回
路のデータを書き込む際に、1回の書き込み動作で複数
本のワード線(又は制御ゲート線)が同時に多重選択さ
れ、同一ページデータがそれらのワード線(又は制御ゲ
ート線)に関わるメモリセルに同時にコピーされる。こ
れにより、メモリセルアレイ内のデータの管理、即ちコ
ピーして移動させることを短時間で行うことができる。
さらに、メモリチップをテストする際にも連続的なテス
トパターンを短時間で容易に書き込むことができるた
め、テストに必要なコストを大幅に削減することが可能
となり、ビットコストの低減につながる。
【0026】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【0027】(実施例1)図1は、本発明の第1の実施
例に係わる半導体記憶装置のメモリセルアレイ及び周辺
回路の構成を示すブロック図である。
例に係わる半導体記憶装置のメモリセルアレイ及び周辺
回路の構成を示すブロック図である。
【0028】複数本のビット線BL(BL1 ,BL2 ,
…,BLj ,…,BLn )と複数本のワード線WL(W
L1 ,WL2 ,…,WLi,WLi+1 ,…,WLm )と
が互いに直交する方向に配置され、ビット線BLとワー
ド線WLの交差部には書き替え可能なメモリセルMC
(MC11,MC12,…,MCmn)がそれぞれ配置されて
いる。ビット線BLにはデータラッチ回路DL(DL1
,DL2 ,…,DLj ,…,DLn )が接続され、ワ
ード線WLにはアドレスラッチ及びワード線ドライバ回
路AL(AL1 ,AL2 ,…,ALi ,ALi+1 ,…,
ALm )が接続されている。そして、アドレスラッチ及
びワード線ドライバ回路ALは、ロウ・デコーダR/D
により選択されるものとなっている。なお、図中のRA
はロウアドレス、CSL(CSL1 ,CSL2 ,…,C
SLj ,…,CSLn )はカラム選択線、I/O,/I
/Oは入出力線を示している。
…,BLj ,…,BLn )と複数本のワード線WL(W
L1 ,WL2 ,…,WLi,WLi+1 ,…,WLm )と
が互いに直交する方向に配置され、ビット線BLとワー
ド線WLの交差部には書き替え可能なメモリセルMC
(MC11,MC12,…,MCmn)がそれぞれ配置されて
いる。ビット線BLにはデータラッチ回路DL(DL1
,DL2 ,…,DLj ,…,DLn )が接続され、ワ
ード線WLにはアドレスラッチ及びワード線ドライバ回
路AL(AL1 ,AL2 ,…,ALi ,ALi+1 ,…,
ALm )が接続されている。そして、アドレスラッチ及
びワード線ドライバ回路ALは、ロウ・デコーダR/D
により選択されるものとなっている。なお、図中のRA
はロウアドレス、CSL(CSL1 ,CSL2 ,…,C
SLj ,…,CSLn )はカラム選択線、I/O,/I
/Oは入出力線を示している。
【0029】通常の書き込みモードは従来の技術に述べ
た動作と同様であるのでここでは省略し、以下に1ペー
ジ分のデータを複数本のワード線に同時コピーする特殊
書き込みモードについて説明する。
た動作と同様であるのでここでは省略し、以下に1ペー
ジ分のデータを複数本のワード線に同時コピーする特殊
書き込みモードについて説明する。
【0030】図2は、ワード線多重選択書き込み時の主
要信号波形タイミング図である。ワード線多重選択用ロ
ウアドレスがメモリチップ内に取り込まれると、ロウ・
デコーダ回路R/Dにより、アドレスラッチ及びワード
線ドライバ回路ALに順次記憶されていく。その後、書
き込み動作が始まると、アドレスラッチ及びワード線ド
ライバ回路ALに記憶されているロウアドレスに従って
ワード線WLが選択される。例えば、ワード線多重選択
用ロウアドレスして、RA2 、RAi 、RAmの3種の
アドレスがロウ・デコーダ回路R/Dを介してアドレス
ラッチ及びワード線ドライバ回路ALに取り込まれる
と、書き込み時に3本のワード線WL2 ,WLi ,WL
m が選択される。
要信号波形タイミング図である。ワード線多重選択用ロ
ウアドレスがメモリチップ内に取り込まれると、ロウ・
デコーダ回路R/Dにより、アドレスラッチ及びワード
線ドライバ回路ALに順次記憶されていく。その後、書
き込み動作が始まると、アドレスラッチ及びワード線ド
ライバ回路ALに記憶されているロウアドレスに従って
ワード線WLが選択される。例えば、ワード線多重選択
用ロウアドレスして、RA2 、RAi 、RAmの3種の
アドレスがロウ・デコーダ回路R/Dを介してアドレス
ラッチ及びワード線ドライバ回路ALに取り込まれる
と、書き込み時に3本のワード線WL2 ,WLi ,WL
m が選択される。
【0031】データラッチ回路DL1 〜DLn には、ワ
ード線選択以前若しくはワード線選択後、入出力線I/
O,/I/Oからデータが入力されている。
ード線選択以前若しくはワード線選択後、入出力線I/
O,/I/Oからデータが入力されている。
【0032】データラッチ回路DL1 〜DLn の記憶デ
ータはビット線BL1 〜BLn に伝達されており、ワー
ド線WL2 ,WLi ,WLm が選択されている場合、ビ
ット線BL1 〜BLn のデータがメモリセルMC2l〜M
C2n、MCil〜MCin、MCml〜MCmnに同時に記憶さ
れる。
ータはビット線BL1 〜BLn に伝達されており、ワー
ド線WL2 ,WLi ,WLm が選択されている場合、ビ
ット線BL1 〜BLn のデータがメモリセルMC2l〜M
C2n、MCil〜MCin、MCml〜MCmnに同時に記憶さ
れる。
【0033】また、データラッチ回路DL1 〜DLn
は、入出力線I/O,/I/Oから入力されるデータだ
けでなく、ビット線BLl 〜BLn の読み出しデータが
入力されても本発明は有効である。例えば、読み出しサ
イクルで、ワード線WL1 が選択され、メモリセルMC
ll〜MClnの記憶データが、ビット線BL1 〜BLn に
それぞれ読み出されている時、そのビット線BL1 〜B
Ln のデータが、データラッチ回路DL1 〜DLn にそ
れぞれ記憶される。その後、書き込みサイクルで、ワー
ド線WL2 ,WLi ,WLm が選択されると、データラ
ッチ回路DL1 〜DLn に記憶されているデータが、メ
モリセルMC2l〜MC2n、MCil〜MCin、MCml〜M
Cmnに同時に記憶される。
は、入出力線I/O,/I/Oから入力されるデータだ
けでなく、ビット線BLl 〜BLn の読み出しデータが
入力されても本発明は有効である。例えば、読み出しサ
イクルで、ワード線WL1 が選択され、メモリセルMC
ll〜MClnの記憶データが、ビット線BL1 〜BLn に
それぞれ読み出されている時、そのビット線BL1 〜B
Ln のデータが、データラッチ回路DL1 〜DLn にそ
れぞれ記憶される。その後、書き込みサイクルで、ワー
ド線WL2 ,WLi ,WLm が選択されると、データラ
ッチ回路DL1 〜DLn に記憶されているデータが、メ
モリセルMC2l〜MC2n、MCil〜MCin、MCml〜M
Cmnに同時に記憶される。
【0034】即ち、ワード線WL1 で選択される1ペー
ジ分のメモリセルのデータが、データラッチ回路DL1
〜DLn に記憶されている場合、書き込みサイクルで、
例えばワード線WL2 ,WLi ,WLm が多重選択され
ると、ワード線WLl で選択される1ページ分のメモリ
セルのデータが、データラッチ回路を介して同時に、ワ
ード線WL2 ,WLi ,WLm にコピーされる。
ジ分のメモリセルのデータが、データラッチ回路DL1
〜DLn に記憶されている場合、書き込みサイクルで、
例えばワード線WL2 ,WLi ,WLm が多重選択され
ると、ワード線WLl で選択される1ページ分のメモリ
セルのデータが、データラッチ回路を介して同時に、ワ
ード線WL2 ,WLi ,WLm にコピーされる。
【0035】以上までの説明においては、メモリセルと
しては書き換え可能なものは全て含まれる。即ち、DR
AM(ダイナミック・ランダム・アクセス・メモリ),
SRAM(スタティック・ランダム・アクセス・メモ
リ)のメモリセル、及び不揮発性メモリのメモリセルで
も本発明は有効である。
しては書き換え可能なものは全て含まれる。即ち、DR
AM(ダイナミック・ランダム・アクセス・メモリ),
SRAM(スタティック・ランダム・アクセス・メモ
リ)のメモリセル、及び不揮発性メモリのメモリセルで
も本発明は有効である。
【0036】このように本実施例によれば、書き込み時
にワード線WLを多重選択することが可能となり、同時
に複数ワード線WLに1ページ分のデータを書き込むこ
とができる。このため、メモリセルアレイ内でのページ
データのコピーを従来よりも高速に行うことができる。
にワード線WLを多重選択することが可能となり、同時
に複数ワード線WLに1ページ分のデータを書き込むこ
とができる。このため、メモリセルアレイ内でのページ
データのコピーを従来よりも高速に行うことができる。
【0037】(実施例2)次に、本発明をNANDセル
型EEPROMに実施した場合について、具体的に説明
する。図3、図4は、本発明の第2の実施例に係わるN
ANDセル型EEPROMのメモリセルアレイ及び周辺
回路の構成を示すブロック図である。
型EEPROMに実施した場合について、具体的に説明
する。図3、図4は、本発明の第2の実施例に係わるN
ANDセル型EEPROMのメモリセルアレイ及び周辺
回路の構成を示すブロック図である。
【0038】CG(CGd1〜CGd4,CGe1〜CGe4,
CGf1〜CGf4,CGg1〜CGg4,CGh1〜CGh4,C
Gi1〜CGi4)は制御ゲート、SGS(SGSd ,SG
Se,SGSf ,SGSg ,SGSh ,SGSi )はソ
ース側選択ゲート、SGD(SGDd ,SGDe ,SG
Df ,SGDg ,SGDh ,SGDi )はドレイン側選
択ゲート、BL(BLj ,BLk ,BLl )はビット
線、DL(DLj ,DLk ,DLl )はデータラッチ回
路、DRV(DRVd ,DRVe ,DRVf ,DRVg
,DRVh ,DRVi )は制御ゲート及び選択ゲート
ドライバ回路、BAL(BALd ,BALe ,BALf
,BALg ,BALh ,BALi )はブロックアドレ
スラッチ回路、MC(MCd4j ,MCd4k ,MCd4l ,
MCf4j ,MCf4k ,MCf4l ,MCg4i ,MCg4k ,
MCg4l )はメモリセル、RAはロウアドレス、CSL
(CSLj ,CSLk ,CSLe )はカラム選択線、I
/O,/I/Oは入出力線、R/Dはロウ・デコーダで
ある。
CGf1〜CGf4,CGg1〜CGg4,CGh1〜CGh4,C
Gi1〜CGi4)は制御ゲート、SGS(SGSd ,SG
Se,SGSf ,SGSg ,SGSh ,SGSi )はソ
ース側選択ゲート、SGD(SGDd ,SGDe ,SG
Df ,SGDg ,SGDh ,SGDi )はドレイン側選
択ゲート、BL(BLj ,BLk ,BLl )はビット
線、DL(DLj ,DLk ,DLl )はデータラッチ回
路、DRV(DRVd ,DRVe ,DRVf ,DRVg
,DRVh ,DRVi )は制御ゲート及び選択ゲート
ドライバ回路、BAL(BALd ,BALe ,BALf
,BALg ,BALh ,BALi )はブロックアドレ
スラッチ回路、MC(MCd4j ,MCd4k ,MCd4l ,
MCf4j ,MCf4k ,MCf4l ,MCg4i ,MCg4k ,
MCg4l )はメモリセル、RAはロウアドレス、CSL
(CSLj ,CSLk ,CSLe )はカラム選択線、I
/O,/I/Oは入出力線、R/Dはロウ・デコーダで
ある。
【0039】この実施例では、メモリセルMCの4個が
直列接続されてNANDセルが構成され、NANDセル
の一端はドレイン側選択ゲートSGDを介してビット線
BLに接続され、他端はソース側選択ゲートSGSを介
して例えば接地端に接続されている。ビット線BLには
データラッチ回路DLがそれぞれ接続され、制御ゲート
線にはNAND列単位で制御ゲート及び選択ゲートドラ
イバ回路DRVが接続されている。そして、制御ゲート
及び選択ゲートドライバ回路DRVは、ブロックアドレ
スラッチ回路BAL及びロウ・デコーダR/Dにより制
御されるものとなっている。
直列接続されてNANDセルが構成され、NANDセル
の一端はドレイン側選択ゲートSGDを介してビット線
BLに接続され、他端はソース側選択ゲートSGSを介
して例えば接地端に接続されている。ビット線BLには
データラッチ回路DLがそれぞれ接続され、制御ゲート
線にはNAND列単位で制御ゲート及び選択ゲートドラ
イバ回路DRVが接続されている。そして、制御ゲート
及び選択ゲートドライバ回路DRVは、ブロックアドレ
スラッチ回路BAL及びロウ・デコーダR/Dにより制
御されるものとなっている。
【0040】本実施例においても通常の書き込みモード
は従来装置と同様であるのでここでは省略し、以下に1
ページ分のデータを複数本の制御ゲートに同時コピーす
る特殊書き込みモードについて説明する。
は従来装置と同様であるのでここでは省略し、以下に1
ページ分のデータを複数本の制御ゲートに同時コピーす
る特殊書き込みモードについて説明する。
【0041】図5、図6は制御ゲート線多重選択書き込
み時の主要信号波形タイミング図である。CLEはコマ
ンド・ラッチ・イネーブル、ALEはアドレスラッチ・
イネーブル、/CEはチップ・イネーブル、/WEはラ
イト・イネーブル、/REはリード・イネーブルであ
り、それぞれはチップ外部から入力される制御信号であ
る。また、Read/Busyはチップ外部にチップ内
の状況を知らせるためのフラグ用信号である。
み時の主要信号波形タイミング図である。CLEはコマ
ンド・ラッチ・イネーブル、ALEはアドレスラッチ・
イネーブル、/CEはチップ・イネーブル、/WEはラ
イト・イネーブル、/REはリード・イネーブルであ
り、それぞれはチップ外部から入力される制御信号であ
る。また、Read/Busyはチップ外部にチップ内
の状況を知らせるためのフラグ用信号である。
【0042】チップ外部から、制御ゲート線多重選択書
き込みモード用のコマンド信号COM1が入出力ピンI
/Oから、チップ内に取り込まれ、次に制御ゲート線多
重選択書き込み用ロウアドレスとして、RAd ,RAf
,RAg の3種のアドレスがチップ内に取り込まれる
と、その内のブロックアドレスがそれぞれ、ブロックア
ドレスラッチ回路BALd ,BALf ,BALg に記憶
される。
き込みモード用のコマンド信号COM1が入出力ピンI
/Oから、チップ内に取り込まれ、次に制御ゲート線多
重選択書き込み用ロウアドレスとして、RAd ,RAf
,RAg の3種のアドレスがチップ内に取り込まれる
と、その内のブロックアドレスがそれぞれ、ブロックア
ドレスラッチ回路BALd ,BALf ,BALg に記憶
される。
【0043】例えば、RAd が10ビットのアドレスの
場合、上位8ビットをブロックアドレスとして、下位2
ビットをNAND列用のアドレスとしてもよいし、また
外部から入力されるアドレスをブロックアドレスとNA
ND列用アドレスと分けて、最初か最後にNAND列用
アドレスを入力し、NAND列の何番目のメモリセルを
選択するかのアドレス信号を制御ゲート及び選択ゲート
ドライバ回路に伝達してもよい。
場合、上位8ビットをブロックアドレスとして、下位2
ビットをNAND列用のアドレスとしてもよいし、また
外部から入力されるアドレスをブロックアドレスとNA
ND列用アドレスと分けて、最初か最後にNAND列用
アドレスを入力し、NAND列の何番目のメモリセルを
選択するかのアドレス信号を制御ゲート及び選択ゲート
ドライバ回路に伝達してもよい。
【0044】制御ゲート線多重選択書き込み用のロウア
ドレス、RAd ,RAf ,RAg に従い、ブロックアド
レス,NAND列アドレスの選択が決まると、次にデー
タラッチ回路DLへのデータ書き込みが行われる。図
5、図6では例として、1ページの長さを256バイト
+8バイト(エラー訂正用)=264バイトとしてい
る。また、コマンド信号,アドレス,データも同じ入出
力ピンから入力する場合を示しているが、それぞれを別
のピンから入力してもよい。例えば、アドレスと入出力
ピンを分けてもよい。
ドレス、RAd ,RAf ,RAg に従い、ブロックアド
レス,NAND列アドレスの選択が決まると、次にデー
タラッチ回路DLへのデータ書き込みが行われる。図
5、図6では例として、1ページの長さを256バイト
+8バイト(エラー訂正用)=264バイトとしてい
る。また、コマンド信号,アドレス,データも同じ入出
力ピンから入力する場合を示しているが、それぞれを別
のピンから入力してもよい。例えば、アドレスと入出力
ピンを分けてもよい。
【0045】次に、書き込み開始用コマンドCOM2が
チップ内に取り込まれると、チップ内の昇圧回路が働
き、メモリセルMCにデータを書き込むための高電圧が
準備される。そして、例えば、ビット線BLj ,BLl
に関してデータを書き込み、ビット線BLk に関しては
データを書き込まず消去状態を保ちたい場合、BLj ,
BLl はロウ(例えばOV)に、BLk は中間電圧Vm
(例えば10V)に充電される。ここで、書き込み状態
の定義は、メモリセルMCのフローティングゲートに電
子が注入され、メモリセルMCのトランジスタのしきい
値電圧がエンハンスメントモードになっていることと
し、消去状態の定義は、メモリセルのフローティングゲ
ートから電子が抜き取られ、メモリセルMCのトランジ
スタのしきい値電圧がデイプレションモードになってい
ることとする。
チップ内に取り込まれると、チップ内の昇圧回路が働
き、メモリセルMCにデータを書き込むための高電圧が
準備される。そして、例えば、ビット線BLj ,BLl
に関してデータを書き込み、ビット線BLk に関しては
データを書き込まず消去状態を保ちたい場合、BLj ,
BLl はロウ(例えばOV)に、BLk は中間電圧Vm
(例えば10V)に充電される。ここで、書き込み状態
の定義は、メモリセルMCのフローティングゲートに電
子が注入され、メモリセルMCのトランジスタのしきい
値電圧がエンハンスメントモードになっていることと
し、消去状態の定義は、メモリセルのフローティングゲ
ートから電子が抜き取られ、メモリセルMCのトランジ
スタのしきい値電圧がデイプレションモードになってい
ることとする。
【0046】次に、ブロックアドレスラッチ回路BAL
のデータをもとに、d,f,g3種のブロックが選択さ
れ、例えばNAND列用アドレスでNAND列の4番目
のメモリセルが選択されると、制御ゲートCGd4,CG
f4,CGg4の3本が同時に選択され、書き込み用の高電
圧Vpp、例えば20Vが印加される。
のデータをもとに、d,f,g3種のブロックが選択さ
れ、例えばNAND列用アドレスでNAND列の4番目
のメモリセルが選択されると、制御ゲートCGd4,CG
f4,CGg4の3本が同時に選択され、書き込み用の高電
圧Vpp、例えば20Vが印加される。
【0047】書き込みがある時刻が経過した後に終了す
ると、制御ゲートCGd4,CGf4,CGg4が再びロウ状
態に戻る。また、書き込み時に選択ブロック内の非選択
制御ゲートCGd1〜CGd3,CGf1〜CGf3,CGg1〜
CGg3、ドレイン側の選択ゲートSGDd ,SGDf ,
SGDg は中間電圧、例えば11Vに充電する。この中
間電圧は非選択ビット線の中間電圧と同レベルでもよい
が、前述のように非選択ビット線の中間電圧10Vに対
して、11Vと少し高くして、ドレイン側選択ゲート及
び選択ブロック内の非選択制御ゲートの閾い値電圧分だ
けを高くしてもよい。また、この書き込み時には、選択
ブロック内のソース側選択ゲートSGSd ,SGSf ,
SGSg 及び、その他の非選択ブロック内の制御ゲート
及び選択ゲートはロウ状態、OVを保つ。
ると、制御ゲートCGd4,CGf4,CGg4が再びロウ状
態に戻る。また、書き込み時に選択ブロック内の非選択
制御ゲートCGd1〜CGd3,CGf1〜CGf3,CGg1〜
CGg3、ドレイン側の選択ゲートSGDd ,SGDf ,
SGDg は中間電圧、例えば11Vに充電する。この中
間電圧は非選択ビット線の中間電圧と同レベルでもよい
が、前述のように非選択ビット線の中間電圧10Vに対
して、11Vと少し高くして、ドレイン側選択ゲート及
び選択ブロック内の非選択制御ゲートの閾い値電圧分だ
けを高くしてもよい。また、この書き込み時には、選択
ブロック内のソース側選択ゲートSGSd ,SGSf ,
SGSg 及び、その他の非選択ブロック内の制御ゲート
及び選択ゲートはロウ状態、OVを保つ。
【0048】また、この書き込み時tPROGの間、書
き込みと確認読み出し(ヴェリファイ読み出し)を交互
に行ってもよい。この場合、確認読み出し時にも制御ゲ
ート線は多重選択され、書き込み時に多重選択された制
御ゲート線CGd4,CGf4,CGg4がロウ状態(OV)
に、選択ブロック内のその他の制御ゲート及びソース
側,ドレイン側の選択ゲートがハイ状態(Vcc)に印加
され、選択メモリセルのデータに応じて予め所定電位に
予備充電されているビット線が変化し、ビット線にメモ
リセルのデータが読み出される。
き込みと確認読み出し(ヴェリファイ読み出し)を交互
に行ってもよい。この場合、確認読み出し時にも制御ゲ
ート線は多重選択され、書き込み時に多重選択された制
御ゲート線CGd4,CGf4,CGg4がロウ状態(OV)
に、選択ブロック内のその他の制御ゲート及びソース
側,ドレイン側の選択ゲートがハイ状態(Vcc)に印加
され、選択メモリセルのデータに応じて予め所定電位に
予備充電されているビット線が変化し、ビット線にメモ
リセルのデータが読み出される。
【0049】データラッチ回路DLj ,DLk ,DLl
はビット線センスアンプ回路を兼ねてもよい。また、確
認読み出し回路も付加され、書き込み終了したセルに関
しては、次のサイクルで再び書き込みが行われないよう
に、データラッチ回路の書き込み用データを自動的に書
き直すようにしてもよい。
はビット線センスアンプ回路を兼ねてもよい。また、確
認読み出し回路も付加され、書き込み終了したセルに関
しては、次のサイクルで再び書き込みが行われないよう
に、データラッチ回路の書き込み用データを自動的に書
き直すようにしてもよい。
【0050】書き込みが終了し、コマンド信号COM3
がチップ内に取り込まれると、例えば、入出力ピンに書
き込みが間違いなく行われたかどうかを伝える。例え
ば、I/O(1) =0の場合はパスで、I/O(1) =1の
時はフェイルとする。
がチップ内に取り込まれると、例えば、入出力ピンに書
き込みが間違いなく行われたかどうかを伝える。例え
ば、I/O(1) =0の場合はパスで、I/O(1) =1の
時はフェイルとする。
【0051】以上までが、各ブロックに1個のブロック
アドレスラッチ回路を設けた場合であるが、各制御ゲー
ト線毎に、1個のアドレスラッチ回路を設けてもよい。
アドレスラッチ回路を設けた場合であるが、各制御ゲー
ト線毎に、1個のアドレスラッチ回路を設けてもよい。
【0052】ここで、書込みと書込み確認読出し(ベリ
ファイ読出し)を、以下に具体的に説明する。
ファイ読出し)を、以下に具体的に説明する。
【0053】書込み確認読出し動作は、例えば前述のよ
うに制御ゲート線CGd4,CGf4,CGG4の3本が同時
に選択された場合、一定時間の書込みパルス印加後に行
われ、書込まれたメモリセルのしきい値が目標の値に達
したか否かを判定する。
うに制御ゲート線CGd4,CGf4,CGG4の3本が同時
に選択された場合、一定時間の書込みパルス印加後に行
われ、書込まれたメモリセルのしきい値が目標の値に達
したか否かを判定する。
【0054】この書込み確認読出しの判定には、各々の
ビット線に設けられた書込み確認読出し回路が用いら
れ、再度書込みに必要なメモリセルに接続するビット線
のセンスアンプ兼データラッチ回路には、再度書込みが
行えるようにデータが格納される。従って、書込み確認
読出し回路を用いて、再度書込みが必要なメモリセルに
関するセンスアンプ兼データラッチ回路には、それに応
じたデータが格納されるという点で、通常の読出し動作
とは異なるが、それ以外の動作は通常の読出し動作と全
て同じである。
ビット線に設けられた書込み確認読出し回路が用いら
れ、再度書込みに必要なメモリセルに接続するビット線
のセンスアンプ兼データラッチ回路には、再度書込みが
行えるようにデータが格納される。従って、書込み確認
読出し回路を用いて、再度書込みが必要なメモリセルに
関するセンスアンプ兼データラッチ回路には、それに応
じたデータが格納されるという点で、通常の読出し動作
とは異なるが、それ以外の動作は通常の読出し動作と全
て同じである。
【0055】即ち、制御ゲート線CGd4,CGf4,CG
g4に関して、一定時間の書込みパルスを印加後に制御ゲ
ート線CGd4,CGf4,CGg4は一時的に非選択状態に
なり、次にビット線が予備充電される。次に、再び制御
ゲート線CGd4,CGf4,CGg4が選択される。しか
し、このとき選択された制御ゲート線に印加される電圧
は書込み時と読出し時とは異なる。そして、例えば書込
み確認読出し動作の前に書込み動作で、ビット線BLJ
,BLl に関してデータを書込み、ビット線BLk に
関してはデータを書込まず消去状態を保ちたい場合、B
Lj ,BLl はロウ(例えば0V)に、BLk は中間電
圧Vm(例えば10V)に充電される。
g4に関して、一定時間の書込みパルスを印加後に制御ゲ
ート線CGd4,CGf4,CGg4は一時的に非選択状態に
なり、次にビット線が予備充電される。次に、再び制御
ゲート線CGd4,CGf4,CGg4が選択される。しか
し、このとき選択された制御ゲート線に印加される電圧
は書込み時と読出し時とは異なる。そして、例えば書込
み確認読出し動作の前に書込み動作で、ビット線BLJ
,BLl に関してデータを書込み、ビット線BLk に
関してはデータを書込まず消去状態を保ちたい場合、B
Lj ,BLl はロウ(例えば0V)に、BLk は中間電
圧Vm(例えば10V)に充電される。
【0056】ここで、書込み状態の定義は、メモリセル
MCのフローティングゲートに電子が注入され、メモリ
セルMCのトランジスタのしきい値電圧がエンハンスメ
ンモードになっていることとし、消去状態の定義は、メ
モリセルのフローティングゲートから電子が抜き取ら
れ、メモリセルMCのトランジスタのしきい値電圧がデ
ィプレッションモードになっていることとする。従って
この場合、図3のメモリアレイで、例えばメモリセルM
Cd4j ,MCf4j ,MCg4j ,MCd4l ,MCf4l ,M
Cg4l は消去状態を保つ。
MCのフローティングゲートに電子が注入され、メモリ
セルMCのトランジスタのしきい値電圧がエンハンスメ
ンモードになっていることとし、消去状態の定義は、メ
モリセルのフローティングゲートから電子が抜き取ら
れ、メモリセルMCのトランジスタのしきい値電圧がデ
ィプレッションモードになっていることとする。従って
この場合、図3のメモリアレイで、例えばメモリセルM
Cd4j ,MCf4j ,MCg4j ,MCd4l ,MCf4l ,M
Cg4l は消去状態を保つ。
【0057】即ち、ビット線BLj には、メモリセルM
Cd4j ,MCf4j ,MCg4j が、ビット線BLl には、
MCd4l ,MCf4l ,MCg4l がそれぞれ読出され、セ
ンスアンプ兼データラッチ回路及びそれに接続された書
込み確認読出し回路により、判定後再度書込みが必要な
ビットに関しては、そのデータがセンスアンプ兼データ
ラッチ回路DLj ,DLl に格納される。従って、書込
みが行われるメモリセルMCd4j ,MCf4j ,MCg4j
の全てが書込まれるまで、また書込みが行われるメモリ
セルMCd4l ,MCf4l ,MCg4l の全てが書込まれる
まで、ビット線BLj ,BLl は書込み確認読出し時に
予備充電レベルから放電され、再度書込みが必要な判定
となる。
Cd4j ,MCf4j ,MCg4j が、ビット線BLl には、
MCd4l ,MCf4l ,MCg4l がそれぞれ読出され、セ
ンスアンプ兼データラッチ回路及びそれに接続された書
込み確認読出し回路により、判定後再度書込みが必要な
ビットに関しては、そのデータがセンスアンプ兼データ
ラッチ回路DLj ,DLl に格納される。従って、書込
みが行われるメモリセルMCd4j ,MCf4j ,MCg4j
の全てが書込まれるまで、また書込みが行われるメモリ
セルMCd4l ,MCf4l ,MCg4l の全てが書込まれる
まで、ビット線BLj ,BLl は書込み確認読出し時に
予備充電レベルから放電され、再度書込みが必要な判定
となる。
【0058】そして、選択されたメモリセルのうち、例
えばMCd4j ,MCf4j ,MCg4jの全ての書込みが終
了するまでビット線BLj に関する書込みが終了しない
し、MCd4l ,MCf4l ,MCg4l 全ての書込みが終了
するまで、ビット線BLl に関する書込みが終了しな
い。
えばMCd4j ,MCf4j ,MCg4jの全ての書込みが終
了するまでビット線BLj に関する書込みが終了しない
し、MCd4l ,MCf4l ,MCg4l 全ての書込みが終了
するまで、ビット線BLl に関する書込みが終了しな
い。
【0059】以下に、書込み確認読出し動作についてよ
り具体的に説明する。
り具体的に説明する。
【0060】図7はデータラッチ回路DLの具体的な回
路構成図、図8は主要ノードの動作タイミング図であ
る。図7に示すように、データラッチ回路DLは、ビッ
ト線センスアンプ回路、書込み確認読出し回路、一括検
知回路、プリチャージ回路を含んでおり、これらの回路
は、本発明と直接関係するものではなく、従来装置と同
様である。
路構成図、図8は主要ノードの動作タイミング図であ
る。図7に示すように、データラッチ回路DLは、ビッ
ト線センスアンプ回路、書込み確認読出し回路、一括検
知回路、プリチャージ回路を含んでおり、これらの回路
は、本発明と直接関係するものではなく、従来装置と同
様である。
【0061】書込み確認読出し動作が始まると、図8に
示すように、ビット線リセット信号PRSTDがVssか
らVccになり、ビット線はVssにリセットされる。例え
ば、書込み動作時に書込みが行われているビット線BL
j ,BLl はVss(0V)を保ち、消去状態を保とうと
するビット線BLk は書込み禁止用の電位VM からVss
にリセットされる。続いて、ビット線プリチャージ信号
PREBがVccからVssになり、ビット線例えば、BL
j ,BLk ,BLl は、読出し用の予備充電電位VR ま
で充電される。
示すように、ビット線リセット信号PRSTDがVssか
らVccになり、ビット線はVssにリセットされる。例え
ば、書込み動作時に書込みが行われているビット線BL
j ,BLl はVss(0V)を保ち、消去状態を保とうと
するビット線BLk は書込み禁止用の電位VM からVss
にリセットされる。続いて、ビット線プリチャージ信号
PREBがVccからVssになり、ビット線例えば、BL
j ,BLk ,BLl は、読出し用の予備充電電位VR ま
で充電される。
【0062】その後、選択された制御ゲート線CGd4,
CGf4,CGg4はVssを保ち、同一NAND型セルブロ
ックのその他の制御ゲート線CGd1〜CGd3,CGf1〜
CGf3,CGg1〜CGg3、及びビット線コンタクト側と
メモリセルソース線側の選択ゲート線SGDd ,SGD
f ,SGDg ,SGSd ,SGSf ,SGSg がVssか
らVccになる。この場合、これらのレベルはVccより昇
圧してもよい。これにより、書込みを行わないメモリセ
ルのビット線、及び書込みが不十分なメモリセルのビッ
ト線は放電されVR からVssになる。例えば、メモリセ
ルMCd4j ,MCf4j ,MCg4j に関して、書込みが十
分に行われた場合、ビット線BLj は放電されずに予備
充電電位VR を保つ。
CGf4,CGg4はVssを保ち、同一NAND型セルブロ
ックのその他の制御ゲート線CGd1〜CGd3,CGf1〜
CGf3,CGg1〜CGg3、及びビット線コンタクト側と
メモリセルソース線側の選択ゲート線SGDd ,SGD
f ,SGDg ,SGSd ,SGSf ,SGSg がVssか
らVccになる。この場合、これらのレベルはVccより昇
圧してもよい。これにより、書込みを行わないメモリセ
ルのビット線、及び書込みが不十分なメモリセルのビッ
ト線は放電されVR からVssになる。例えば、メモリセ
ルMCd4j ,MCf4j ,MCg4j に関して、書込みが十
分に行われた場合、ビット線BLj は放電されずに予備
充電電位VR を保つ。
【0063】一方、メモリセルMCd4l ,MCf4l ,M
Cg4l のうちで、MCd4l の書込みが不十分であった場
合、ビット線BLl は放電され、VR からVssになる。
さらに、書込みを行わないメモリセルのビット線BLk
も放電され、VR からVssになる。
Cg4l のうちで、MCd4l の書込みが不十分であった場
合、ビット線BLl は放電され、VR からVssになる。
さらに、書込みを行わないメモリセルのビット線BLk
も放電され、VR からVssになる。
【0064】次いで、制御ゲート線CGd1〜CGd3,C
Gf1〜CGf3,CGg1〜CGg3、選択ゲート線SGDd
,SGDf ,SGDg ,SGSd ,SGSf ,SGSg
がVssに戻された後、比較制御信号CONがVssから
Vccになり、センスアンプ兼データラッチ回路の書込み
データと書込み確認読出し後のビット線電位とを比較す
る。即ち、書込みを行うメモリセルに関しては、書込み
データノードVRY(図7)がVssであるから、もしB
Ll のようにビット線が放電されてVssになっていれ
ば、それはメモリセルMCd4l ,MCf4l ,MCg4l の
うち、少なくとも1つのメモリセルの書込みが不十分で
あり、しきい値電圧が所望の電圧以上に正方向にシフト
しなかったことであるから、次の書込みサイクルでもビ
ット線がVssに保たれる。そして、書込みが十分に行わ
れたメモリセルMCd4j ,MCf4j ,MCg4j のビット
線は放電されない。
Gf1〜CGf3,CGg1〜CGg3、選択ゲート線SGDd
,SGDf ,SGDg ,SGSd ,SGSf ,SGSg
がVssに戻された後、比較制御信号CONがVssから
Vccになり、センスアンプ兼データラッチ回路の書込み
データと書込み確認読出し後のビット線電位とを比較す
る。即ち、書込みを行うメモリセルに関しては、書込み
データノードVRY(図7)がVssであるから、もしB
Ll のようにビット線が放電されてVssになっていれ
ば、それはメモリセルMCd4l ,MCf4l ,MCg4l の
うち、少なくとも1つのメモリセルの書込みが不十分で
あり、しきい値電圧が所望の電圧以上に正方向にシフト
しなかったことであるから、次の書込みサイクルでもビ
ット線がVssに保たれる。そして、書込みが十分に行わ
れたメモリセルMCd4j ,MCf4j ,MCg4j のビット
線は放電されない。
【0065】従って、次の書込みサイクルでは、このビ
ット線BLj に関しては、書込みが行われない。また、
最初から書込みを行わないメモリセルMCd4k ,MCf4
k ,MCg4k のビット線BLK に関しては、書込みデー
タノードVRYがVccであるから、ビット線BLk は再
び充電される。このとき、前書込みのサイクルで、十分
に書込みが行われたメモリセルのビット線及び最初から
書込みを行わないビット線BLj ,BLk はVcc−Vth
まで充電される。Vthはトランジスタ1個(図7)のし
きい値電圧である。
ット線BLj に関しては、書込みが行われない。また、
最初から書込みを行わないメモリセルMCd4k ,MCf4
k ,MCg4k のビット線BLK に関しては、書込みデー
タノードVRYがVccであるから、ビット線BLk は再
び充電される。このとき、前書込みのサイクルで、十分
に書込みが行われたメモリセルのビット線及び最初から
書込みを行わないビット線BLj ,BLk はVcc−Vth
まで充電される。Vthはトランジスタ1個(図7)のし
きい値電圧である。
【0066】次いで、書込み制御信号BLCDがVssか
らVccになり、ビット線の情報をセンスアンプ兼データ
ラッチ回路に伝えると、即ち次の書込みサイクルで書込
みを行うメモリセルMCd4l ,MCf4l ,MCg4l のビ
ット線BLl に関してのみ、書込みデータノードVRY
がVssになる。そして、全ての書込みが終了したかの検
知は、一括検知回路で判定される。即ち、一括検知リセ
ット信号RSTINがVssになり、書込み用の一括検知
制御信号APCONがVssからVccになると、一括検知
読出し信号SENSIに頁書込みの状況が伝達される。
即ち、もしSENSEがVccからVssに放電された場
合、書込みノードVRYが少なくとも1つVssになって
いることであり、書込み動作が続行される。そして、全
ての書込みノードVRYがVccとなり、一括検知読出し
信号SENSEが放電されなくなったときに書込み動作
が終了する。
らVccになり、ビット線の情報をセンスアンプ兼データ
ラッチ回路に伝えると、即ち次の書込みサイクルで書込
みを行うメモリセルMCd4l ,MCf4l ,MCg4l のビ
ット線BLl に関してのみ、書込みデータノードVRY
がVssになる。そして、全ての書込みが終了したかの検
知は、一括検知回路で判定される。即ち、一括検知リセ
ット信号RSTINがVssになり、書込み用の一括検知
制御信号APCONがVssからVccになると、一括検知
読出し信号SENSIに頁書込みの状況が伝達される。
即ち、もしSENSEがVccからVssに放電された場
合、書込みノードVRYが少なくとも1つVssになって
いることであり、書込み動作が続行される。そして、全
ての書込みノードVRYがVccとなり、一括検知読出し
信号SENSEが放電されなくなったときに書込み動作
が終了する。
【0067】本実施例では、例えばメモリセルMCd4l
が書込み不十分であったため、再びビット線BLl に関
して書込み動作が行われ、その後の書込み確認読出し動
作で、ビット線BLl に関しても書込みが終了したとい
う判定がなされる。即ち、一括検知読出し信号SENS
EがVssに放電されなくなった時点で書込みを終了して
いる。
が書込み不十分であったため、再びビット線BLl に関
して書込み動作が行われ、その後の書込み確認読出し動
作で、ビット線BLl に関しても書込みが終了したとい
う判定がなされる。即ち、一括検知読出し信号SENS
EがVssに放電されなくなった時点で書込みを終了して
いる。
【0068】図9は、ロウ・デコーダR/D、ブロック
アドレスラッチ回路BAL、制御ゲート及び選択ゲート
ドライバ回路DRV、メモリセルアレイMCの具体的な
回路構成図である。SGD はドレイン側の選択ゲート信
号、CG1 〜CG4 は制御ゲート信号、SGS はソース
側の選択ゲート信号、Vuss は選択ゲート印加電圧、V
ppRWは書き込み時印加高電圧、ERASECB ,ERASECは消
去用制御信号、BLALEP,BLALENはブロックアドレスラッ
チ回路のリセット信号、PBUSBSはブロックアドレス読み
出し用の信号、RAはブロックアドレスである。
アドレスラッチ回路BAL、制御ゲート及び選択ゲート
ドライバ回路DRV、メモリセルアレイMCの具体的な
回路構成図である。SGD はドレイン側の選択ゲート信
号、CG1 〜CG4 は制御ゲート信号、SGS はソース
側の選択ゲート信号、Vuss は選択ゲート印加電圧、V
ppRWは書き込み時印加高電圧、ERASECB ,ERASECは消
去用制御信号、BLALEP,BLALENはブロックアドレスラッ
チ回路のリセット信号、PBUSBSはブロックアドレス読み
出し用の信号、RAはブロックアドレスである。
【0069】図10は、データラッチ回路DLの別の回
路構成図である。データラッチ回路DLはビット線セン
スアンプ回路を兼ねており、また書き込み確認読み出し
回路も付加している。また、図3、4の実施例では、ビ
ット線はデータラッチ回路DLに対して一方向の場合を
示しているが、図10に示すように、複数のビット線B
Lai,BLbiを有し、双方向に配設した場合でも本発明
は有効である。
路構成図である。データラッチ回路DLはビット線セン
スアンプ回路を兼ねており、また書き込み確認読み出し
回路も付加している。また、図3、4の実施例では、ビ
ット線はデータラッチ回路DLに対して一方向の場合を
示しているが、図10に示すように、複数のビット線B
Lai,BLbiを有し、双方向に配設した場合でも本発明
は有効である。
【0070】このように本実施例によれば、書き込み時
に制御ゲート線CGを多重選択することが可能となり、
同時に複数ブロックの制御ゲート線CGに1ページ分の
データを書き込むことができる。このため、メモリセル
アレイ内でのページデータのコピーを従来よりも高速に
行うことができる。
に制御ゲート線CGを多重選択することが可能となり、
同時に複数ブロックの制御ゲート線CGに1ページ分の
データを書き込むことができる。このため、メモリセル
アレイ内でのページデータのコピーを従来よりも高速に
行うことができる。
【0071】また、本発明では、あるNAND列に書込
みを行う際に、セルソースに近い側の制御ゲート線から
順次選択するという制限はなく、任意(ランダム)に制
御ゲート線を選択でき、それによって駆動されるメモリ
セルにデータを書込むことができる。例えば、NAND
ブロックgにデータを書込む場合、制御ゲート線CGg
1,CGg2,CGg3,CGg4の順に選択し、メモリセル
にデータを書込んでもよいし、CGg4,CGg3,CGg
2,CGg1の順に選択しても、或いはCGg4,CGg2,
CGg1,CGg3の順に選択しても、いずれの場合も本発
明は有効である。
みを行う際に、セルソースに近い側の制御ゲート線から
順次選択するという制限はなく、任意(ランダム)に制
御ゲート線を選択でき、それによって駆動されるメモリ
セルにデータを書込むことができる。例えば、NAND
ブロックgにデータを書込む場合、制御ゲート線CGg
1,CGg2,CGg3,CGg4の順に選択し、メモリセル
にデータを書込んでもよいし、CGg4,CGg3,CGg
2,CGg1の順に選択しても、或いはCGg4,CGg2,
CGg1,CGg3の順に選択しても、いずれの場合も本発
明は有効である。
【0072】また、本発明に関して、書込み時に、消去
状態を保つために、チャネル部をフローティングにし
て、制御ゲートとのカップリングによって、書込みを行
わないメモリセルのチャネル部をフローティング・ハイ
にした場合でも本発明は有効であった。
状態を保つために、チャネル部をフローティングにし
て、制御ゲートとのカップリングによって、書込みを行
わないメモリセルのチャネル部をフローティング・ハイ
にした場合でも本発明は有効であった。
【0073】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、不揮発性のメモリセル
としてNANDセルを例にとり説明したが、この代わり
にANDセルやDINORセルを用いることもできる。
さらに、必ずしも不揮発性メモリに限らず、DRAMに
も適用することが可能である。また、図7、図9、図1
0に示した周辺回路は、これに限らず適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
れるものではない。実施例では、不揮発性のメモリセル
としてNANDセルを例にとり説明したが、この代わり
にANDセルやDINORセルを用いることもできる。
さらに、必ずしも不揮発性メモリに限らず、DRAMに
も適用することが可能である。また、図7、図9、図1
0に示した周辺回路は、これに限らず適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【0074】
【発明の効果】以上説明したように本発明によれば、ワ
ード線若しくは制御ゲート線又はブロックを選択するた
めのアドレスを一時記憶するアドレスデータラッチ回路
又はブロックアドレスデータラッチ回路を設け、データ
ラッチ回路に記憶されている1頁分のデータをメモリセ
ルに書き込む際に、複数本のワード線又は制御ゲート線
を同時に多重選択しているので、それらに関するメモリ
セルに同一データをコピーすることができる。従って、
メモリセルアレイ内でのページデータのコピーを従来よ
りも高速に行うことができ、データ管理のしやすい半導
体記憶装置を実現することが可能となる。
ード線若しくは制御ゲート線又はブロックを選択するた
めのアドレスを一時記憶するアドレスデータラッチ回路
又はブロックアドレスデータラッチ回路を設け、データ
ラッチ回路に記憶されている1頁分のデータをメモリセ
ルに書き込む際に、複数本のワード線又は制御ゲート線
を同時に多重選択しているので、それらに関するメモリ
セルに同一データをコピーすることができる。従って、
メモリセルアレイ内でのページデータのコピーを従来よ
りも高速に行うことができ、データ管理のしやすい半導
体記憶装置を実現することが可能となる。
【図1】第1の実施例に係わる半導体記憶装置のメモリ
セルアレイ及び周辺回路を示すブロック図。
セルアレイ及び周辺回路を示すブロック図。
【図2】ワード線多重選択書き込み時の主要信号波形を
示すタイミング図。
示すタイミング図。
【図3】第2の実施例に係わるNANDセル型EEPR
OMのメモリセルアレイ及び周辺回路を示すブロック
図。
OMのメモリセルアレイ及び周辺回路を示すブロック
図。
【図4】第2の実施例に係わるNANDセル型EEPR
OMのメモリセルアレイ及び周辺回路を示すブロック
図。
OMのメモリセルアレイ及び周辺回路を示すブロック
図。
【図5】制御ゲート線多重選択書き込み時の主要信号波
形を示すタイミング図。
形を示すタイミング図。
【図6】制御ゲート線多重選択書き込み時の主要信号波
形を示すタイミング図。
形を示すタイミング図。
【図7】データラッチ回路の具体的な回路構成図。
【図8】主要ノードの動作タイミング図。
【図9】ロウ・デコーダ、ブロックアドレスラッチ回
路、制御ゲート及び選択ゲートドライバ回路、メモリセ
ルアレイの具体的な回路構成図。
路、制御ゲート及び選択ゲートドライバ回路、メモリセ
ルアレイの具体的な回路構成図。
【図10】データラッチ回路の別の回路構成図。
【図11】ANDセル型EEPROMのメモリセルアレ
イを示すブロック図。
イを示すブロック図。
【図12】DINORセル型EEPROMのメモリセル
アレイを示すブロック図。
アレイを示すブロック図。
BL…ビット線 WL…ワード線 MC…メモリセル DL…データラッチ回路 AL…アドレスラッチ及びワード線ドライバ回路 R/D…ロウ・デコーダ RA…ロウアドレス CSL…カラム選択線 I/O,/I/O…入出力線 CG…制御ゲート SGS…ソース側選択ゲート SGD…ドレイン側選択ゲート DRV…制御ゲート及び選択ゲートドライバ回路 BAL…ブロックアドレスラッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝多摩川工場内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 大内 和則 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 遠藤 哲郎 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内
Claims (7)
- 【請求項1】複数本のビット線と、これらのビット線と
交差して配設された複数本のワード線と、前記ビット線
とワード線との交差位置にそれぞれ配置されワード線に
より駆動されてビット線との間でデータのやり取りを行
うメモリセルと、前記ワード線により選択されたメモリ
セルに前記ビット線を介して書き込むデータを記憶する
データラッチ回路と、前記ワード線を選択するためのア
ドレスを一時記憶するアドレスデータラッチ回路とを備
えた半導体記憶装置であって、 前記データラッチ回路に記憶されたデータを前記ビット
線を介して前記メモリセルに書き込む際のモードとし
て、 前記アドレスデータラッチ回路に記憶されたアドレスに
応じて1本のワード線を選択し、該選択したワード線に
接続されたメモリセルに、前記データラッチ回路に記憶
されたデータを書き込む通常モードと、 前記アドレスデータラッチ回路に記憶されたアドレスに
応じて少なくとも2本のワード線を選択し、該選択した
ワード線に接続されたメモリセルに、前記データラッチ
回路に記憶されたデータを同時に書き込む特殊モードと
を有することを特徴とする半導体記憶装置。 - 【請求項2】複数本のビット線と、これらのビット線と
交差して配設された複数本の制御ゲート線と、これらの
制御ゲート線により駆動されるメモリセルを複数個直列
接続してなりその一端が前記ビット線に接続されたNA
NDセルと、前記制御ゲート線により駆動されたメモリ
セルに前記ビット線を介して書き込むデータを記憶する
データラッチ回路と、同一NAND列の制御ゲート線を
順次駆動する選択ゲートドライバと、前記NAND列を
選択するためのアドレスを一時記憶するブロックアドレ
スデータラッチ回路とを具備した半導体記憶装置であっ
て、 前記データラッチ回路に記憶されたデータを前記ビット
線を介して前記NANDセルに書き込む際のモードとし
て、 前記ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて1つの選択ゲートドライバを選
択し、該選択したゲートドライバにより制御ゲート線が
駆動されるNANDセルに、前記データラッチ回路に記
憶されたデータを書き込む通常モードと、 前記ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて少なくとも2つの選択ゲートド
ライバを選択し、該選択したゲートドライバにより制御
ゲート線が駆動されるNANDセルに、前記データラッ
チ回路に記憶されたデータを同時に書き込む特殊モード
とを有することを特徴とする半導体記憶装置。 - 【請求項3】複数本のビット線と、これらのビット線と
交差して配設された複数本の制御ゲート線と、これらの
制御ゲート線により駆動されるメモリセルを複数個並列
接続してなりその一端が前記ビット線に接続されたAN
Dセル若しくはDINORセルと、前記制御ゲート線に
より駆動されたメモリセルに前記ビット線を介して書き
込むデータを記憶するデータラッチ回路と、同一AND
列若しくはDINOR列の制御ゲート線を順次駆動する
選択ゲートドライバと、前記AND列若しくはDINO
R列を選択するためのアドレスを一時記憶するブロック
アドレスデータラッチ回路とを具備した半導体記憶装置
であって、 前記データラッチ回路に記憶されたデータを前記ビット
線を介して前記ANDセル若しくはDINORセルに書
き込む際のモードとして、 前記ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて1つの選択ゲートドライバを選
択し、該選択したゲートドライバにより制御ゲート線が
駆動されるANDセル若しくはDINORセルに、前記
データラッチ回路に記憶されたデータを書き込む通常モ
ードと、 前記ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて少なくとも2つの選択ゲートド
ライバを選択し、該選択したゲートドライバにより制御
ゲート線が駆動されるANDセル若しくはDINORセ
ルに、前記データラッチ回路に記憶されたデータを同時
に書き込む特殊モードとを有することを特徴とする半導
体記憶装置。 - 【請求項4】複数本のビット線と、これらのビット線と
交差して配設された複数本の制御ゲート線と、これらの
制御ゲート線により駆動されるメモリセルを複数個直列
接続してなりその一端が前記ビット線に接続されたNA
NDセルと、前記制御ゲート線により駆動されたメモリ
セルに前記ビット線を介して書き込むデータを記憶する
データラッチ回路と、同一NAND列の制御ゲート線を
駆動する選択ゲートドライバとを具備した半導体記憶装
置であって、 前記データラッチ回路に記憶されたデータを前記ビット
線を介して前記NANDセルに書き込む際に、 前記同一NAND列の制御ゲート線が任意に選択され、
前記選択された制御ゲート線により駆動される複数個の
メモリセルに前記データラッチ回路に記憶されたデータ
を同時に書き込むことを特徴とする半導体記憶装置。 - 【請求項5】複数本のビット線と、これらのビット線と
交差して配設された複数本の制御ゲート線と、これらの
制御ゲート線により駆動されるメモリセルを複数個直列
接続してなりその一端が前記ビット線に接続されたNA
NDセルと、前記制御ゲート線により駆動されたメモリ
セルに前記ビット線を介して書き込むデータを記憶する
データラッチ回路と、同一NAND列の制御ゲート線を
駆動する選択ゲートドライバと、前記NAND列を選択
するためのアドレスを一時記憶するブロックアドレスデ
ータラッチ回路とを具備した半導体記憶装置であって、 前記データラッチ回路に記憶されたデータを前記ビット
線を介して前記NANDセルに書き込む際のモードとし
て、 前記ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて1つの選択ゲートドライバを選
択し、該選択したゲートドライバにより制御ゲート線が
駆動されるNANDセルに、前記データラッチ回路に記
憶されたデータを書き込む通常モードと、 前記ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて少なくとも2つの選択ゲートド
ライバを選択し、該選択したゲートドライバにより制御
ゲート線が駆動されるNANDセルに、前記データラッ
チ回路に記憶されたデータを同時に書き込む特殊モード
とを有し、 前記通常モードと特殊モードとの少なくとも一方におい
て、前記同一NAND列の制御ゲート線を任意に選択す
ることを特徴とする半導体記憶装置。 - 【請求項6】前記データラッチ回路は、前記ワード線又
は制御ゲート線により選択され、前記ビット線に読み出
されたメモリセルのデータを検出するビット線センスア
ンプの機能と、 前記データラッチ回路に記憶されたデータを前記ビット
線を介して前記メモリセルに書き込んだ後に、前記メモ
リセルに所望のデータが十分に書き込まれた否かを確認
読み出しする回路の機能とを備えており、 前記データラッチ回路に記憶されたデータを前記ビット
線を介して、前記メモリセルに書き込む際に、前記アド
レスデータラッチ回路に記憶されたアドレス又は前記ブ
ロックアドレスデータラッチ回路に記憶されたブロック
アドレスに応じて選択された少なくとも2本以上の前記
ワード線又は制御ゲート線を、前記メモリセルに所望の
データが十分に書き込まれたか否かを確認読み出しする
際に再度選択することを特徴とする請求項1〜3のいず
れかに記載の半導体記憶装置。 - 【請求項7】前記メモリセルは、半導体基板上に電荷蓄
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受によりデータを記憶する電気的書替え可
能な不揮発性メモリセルであることを特徴とする請求項
1〜5のいずれかに記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19884194A JPH07235193A (ja) | 1993-12-28 | 1994-08-23 | 半導体記憶装置 |
KR1019940040718A KR0147444B1 (ko) | 1993-12-28 | 1994-12-28 | 반도체 기억장치 |
US08/364,990 US5523980A (en) | 1993-12-28 | 1994-12-28 | Semiconductor memory device |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6201736B1 (en) | 1999-06-16 | 2001-03-13 | Fujitsu Limited | Flash memory with copy and transfer function |
JP2006031920A (ja) * | 2004-07-13 | 2006-02-02 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそれのプログラム方法 |
JP2006114125A (ja) * | 2004-10-14 | 2006-04-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2008503025A (ja) * | 2004-06-15 | 2008-01-31 | サンディスク コーポレイション | 不揮発性メモリの一斉プログラミング |
KR100888482B1 (ko) * | 2007-05-11 | 2009-03-12 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 쓰기 방법 |
JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
US9213606B2 (en) | 2002-02-22 | 2015-12-15 | Micron Technology, Inc. | Image rescue |
JP2017168155A (ja) * | 2016-03-14 | 2017-09-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2022510412A (ja) * | 2018-12-07 | 2022-01-26 | 長江存儲科技有限責任公司 | メモリシステムをプログラムするための方法 |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0697702B1 (en) * | 1994-08-19 | 2003-01-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and high-voltage switching circuit |
US6728851B1 (en) | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
US8171203B2 (en) | 1995-07-31 | 2012-05-01 | Micron Technology, Inc. | Faster write operations to nonvolatile memory using FSInfo sector manipulation |
US6978342B1 (en) * | 1995-07-31 | 2005-12-20 | Lexar Media, Inc. | Moving sectors within a block of information in a flash memory mass storage architecture |
US5845313A (en) | 1995-07-31 | 1998-12-01 | Lexar | Direct logical block addressing flash memory mass storage architecture |
JP3967409B2 (ja) * | 1996-12-26 | 2007-08-29 | 株式会社東芝 | 半導体集積回路装置 |
JP3489958B2 (ja) * | 1997-03-19 | 2004-01-26 | 富士通株式会社 | 不揮発性半導体記憶装置 |
US5847994A (en) * | 1997-09-08 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device having a back ground operation mode |
JP3999900B2 (ja) * | 1998-09-10 | 2007-10-31 | 株式会社東芝 | 不揮発性半導体メモリ |
US7167944B1 (en) | 2000-07-21 | 2007-01-23 | Lexar Media, Inc. | Block management for mass storage |
JP2002093192A (ja) * | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置の試験方法 |
JP4503809B2 (ja) * | 2000-10-31 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
US6621755B2 (en) * | 2001-08-30 | 2003-09-16 | Micron Technology, Inc. | Testmode to increase acceleration in burn-in |
GB0123417D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Improved data processing |
GB0123421D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
GB0123410D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Memory system for data storage and retrieval |
GB0123416D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Non-volatile memory control |
GB0123415D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Method of writing data to non-volatile memory |
US6871257B2 (en) | 2002-02-22 | 2005-03-22 | Sandisk Corporation | Pipelined parallel programming operation in a non-volatile memory system |
US6973519B1 (en) | 2003-06-03 | 2005-12-06 | Lexar Media, Inc. | Card identification compatibility |
JP4156985B2 (ja) * | 2003-06-30 | 2008-09-24 | 株式会社東芝 | 半導体記憶装置 |
US6933557B2 (en) * | 2003-08-11 | 2005-08-23 | Atmel Corporation | Fowler-Nordheim block alterable EEPROM memory cell |
US7725628B1 (en) | 2004-04-20 | 2010-05-25 | Lexar Media, Inc. | Direct secondary device interface by a host |
US7370166B1 (en) | 2004-04-30 | 2008-05-06 | Lexar Media, Inc. | Secure portable storage device |
DE602004004892D1 (de) | 2004-08-11 | 2007-04-05 | St Microelectronics Srl | Ein Reihendekodierer für NAND-Speicher |
US7594063B1 (en) | 2004-08-27 | 2009-09-22 | Lexar Media, Inc. | Storage capacity status |
US7464306B1 (en) | 2004-08-27 | 2008-12-09 | Lexar Media, Inc. | Status of overall health of nonvolatile memory |
US9093158B2 (en) * | 2013-12-06 | 2015-07-28 | Sandisk Technologies Inc. | Write scheme for charge trapping memory |
JP2018147535A (ja) * | 2017-03-07 | 2018-09-20 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
US11043823B2 (en) * | 2017-04-06 | 2021-06-22 | Tesla, Inc. | System and method for facilitating conditioning and testing of rechargeable battery cells |
US10402116B2 (en) | 2017-12-11 | 2019-09-03 | Micron Technology, Inc. | Systems and methods for writing zeros to a memory array |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5622278A (en) * | 1979-07-27 | 1981-03-02 | Fujitsu Ltd | Decoder selection system |
JPS62114200A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
JP2862584B2 (ja) * | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
JPH05314763A (ja) * | 1992-05-12 | 1993-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-08-23 JP JP19884194A patent/JPH07235193A/ja active Pending
- 1994-12-28 US US08/364,990 patent/US5523980A/en not_active Expired - Lifetime
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- 1994-12-28 KR KR1019940040718A patent/KR0147444B1/ko not_active IP Right Cessation
-
1995
- 1995-01-21 TW TW084100526A patent/TW273621B/zh not_active IP Right Cessation
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6201736B1 (en) | 1999-06-16 | 2001-03-13 | Fujitsu Limited | Flash memory with copy and transfer function |
US9213606B2 (en) | 2002-02-22 | 2015-12-15 | Micron Technology, Inc. | Image rescue |
JP2008503025A (ja) * | 2004-06-15 | 2008-01-31 | サンディスク コーポレイション | 不揮発性メモリの一斉プログラミング |
JP2006031920A (ja) * | 2004-07-13 | 2006-02-02 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそれのプログラム方法 |
JP2006114125A (ja) * | 2004-10-14 | 2006-04-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2010518544A (ja) * | 2007-02-16 | 2010-05-27 | モサイド・テクノロジーズ・インコーポレーテッド | 多数の外部電力供給部を有する不揮発性半導体メモリ |
US8300471B2 (en) | 2007-02-16 | 2012-10-30 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
US8619473B2 (en) | 2007-02-16 | 2013-12-31 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
KR100888482B1 (ko) * | 2007-05-11 | 2009-03-12 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 쓰기 방법 |
JP2017168155A (ja) * | 2016-03-14 | 2017-09-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2022510412A (ja) * | 2018-12-07 | 2022-01-26 | 長江存儲科技有限責任公司 | メモリシステムをプログラムするための方法 |
Also Published As
Publication number | Publication date |
---|---|
KR950020748A (ko) | 1995-07-24 |
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