JPH07235193A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07235193A
JPH07235193A JP19884194A JP19884194A JPH07235193A JP H07235193 A JPH07235193 A JP H07235193A JP 19884194 A JP19884194 A JP 19884194A JP 19884194 A JP19884194 A JP 19884194A JP H07235193 A JPH07235193 A JP H07235193A
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JP
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data
latch circuit
control gate
data latch
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Application number
JP19884194A
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English (en)
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Yasushi Sakui
康司 作井
Hiroshi Nakamura
寛 中村
Tomoharu Tanaka
智晴 田中
Masaki Momotomi
正樹 百冨
Fujio Masuoka
富士雄 舛岡
Kazunori Ouchi
和則 大内
Tetsuo Endo
哲郎 遠藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 １ページ分のデータを複数本の制御ゲートに
同時コピー可能とした半導体記憶装置を提供すること。 【構成】 複数本のビット線ＢＬと複数本のワード線Ｗ
Ｌとの交差部に配設されたメモリセルＭＣと、ワード線
ＷＬにより選択されたメモリセルＭＣにビット線ＢＬを
介してデータを書き込むデータラッチ回路ＤＬと、ワー
ド線ＷＬを選択するためのアドレスを一時記憶するアド
レスデータラッチ回路ＡＬとを備えた半導体記憶装置に
おいて、データラッチ回路ＤＬに記憶されたデータをビ
ット線ＢＬを介してメモリセルＭＣに書き込む際の特殊
モードとして、アドレスデータラッチ回路ＡＬに記憶さ
れたアドレスに応じて少なくとも２本のワード線ＷＬを
選択し、該選択したワード線ＷＬに接続されたメモリセ
ルＭＣに、データラッチ回路ＤＬに記憶されたデータを
同時に書き込むモードを有することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に複数組のメモリセルに１頁分のデータを同時コ
ピーする機能を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの記憶装置
として、電気的に書き込み，消去が可能な不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）が用いられている。このＥ
ＥＰＲＯＭの一つとして、高集積化に優れたＮＡＮＤセ
ル型ＥＥＰＲＯＭが知られている。これは、複数のメモ
リセルをそれらのソース，ドレインを隣接するもの同士
で共有する形で直列接続し、これら複数のメモリセルを
１単位としてビット線に接続するものである。
【０００３】また、１９９２年ＩＥＤＭ（Internationa
l Electron Device Meeting,：国際電子デバイス会議）
で大容量化をはかったＮＯＲ型ＥＥＰＲＯＭとして、日
立製作所から図１１に示すＡＮＤ型ＥＥＰＲＯＭ（H.Ku
me，他、"A 1.28 μｍ2 Contactless Memory Cell Tech
nology for a 3V-Only 64Mbit EEPROM," 1992 IEDM Tec
h.Dig.,pp991-993）の発表と、三菱電機から図１２に示
すＤＩＮＯＲ型ＥＥＰＲＯＭ（H.Onoda,他、"A novel C
ell Structure suitablefor a 3 Volt Operation, Sect
or Erase Flash Memory," 1992 IEDM Tech.Dig., pp599
-602）の発表がある。
【０００４】これらのＤＩＮＯＲ型ＥＥＰＲＯＭとＡＮ
Ｄ型ＥＥＰＲＯＭは、メモリセルを複数個並列接続した
メモリセルユニットに対し、１つ若しくは２つの選択ゲ
ートを設けて高集積化をはかっている。
【０００５】前記メモリセルは通常、電荷蓄積層（浮遊
ゲート）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造
を有する。メモリセルアレイは、ｐ型基板に集積形成さ
れるか、ｐ型基板に形成されたｎ型ウェル内のｐ型ウェ
ル内に集積形成されるか、又はｎ型基板に形成されたｐ
型ウェル内に集積形成される。ＮＡＮＤセル型ＥＥＰＲ
ＯＭのドレイン側は選択ゲートを介してビット線に接続
され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に接続されてワード線となる。
【０００６】通常、同一ワード線につながるメモリセル
の集合を１ページと呼び、１組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブ
ロック又は単に１ブロックと呼ぶ。そして、この１ブロ
ックは独立に消去可能な最小単位となる。
【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の
通りである。但し、この動作はｎ型基板に形成されたｐ
型ウェル内にメモリセルアレイが集積形成されたものを
前提とする。データの消去は、１ＮＡＮＤブロック内の
メモリセルに対して同時に行われる。即ち、選択された
ＮＡＮＤブロックの全ての制御ゲートを基準電位Ｖssと
し、ｐ型ウェル及びｎ型基板に高電圧Ｖpp（例えば２０
Ｖ）を印加する。これにより、全てのメモリセルにおい
て浮遊ゲートから基板に電子が放出され、しきい値は負
の方向にシフトする。通常、この状態を“１”状態と定
義する。また、チップ消去は全ＮＡＮＤブロックを選択
状態にすることによりなされる。
【０００８】データの書き込み動作は、ビット線から最
も離された位置のメモリセルから順に行われる。ＮＡＮ
Ｄブロック内の選択された制御ゲートには高電圧Ｖpp
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位Ｖｍ（例えば１０Ｖ）を与える。また、ビット線に
はデータに応じて、Ｖss又はＶｍを与える。ビット線に
Ｖssが与えられたとき（“０”書き込み）、その電位は
選択メモリセルに伝達され、浮遊ゲートに電子注入が生
ずる。これにより、その選択メモリセルのしきい値は正
方向にシフトする。通常、この状態を”０”状態と定義
する。ビット線にＶｍが与えられた（“１”書き込み）
メモリセルには電子注入は起こらず、従ってしきい値は
変化せず負に留まる。
【０００９】また、データの書き込み動作においては、
データラッチ回路に記憶されている１ページ分のデー
タ、例えば２５６バイトのデータを、ある制御ゲート線
が選択されると、その制御ゲート線に接続するメモリセ
ルに一括に書き込むことができる。
【００１０】ところで、ＮＡＮＤセル型ＥＥＰＲＯＭを
使用するユーザ側から見ると、メモリに記憶されたデー
タの管理上、１組のページデータを複数本の制御ゲート
線に書き込む機能、即ち多重選択コピー機能は重要であ
る。それは、メモリセルアレイの中で、ある特定のデー
タのかたまりを移動し、メモリセルアレイの中のデータ
を整理する作業はひんぱんに行われるためである。
【００１１】しかし、従来のＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、前述のように１回の書き込み動作では、データ
ラッチ回路に記憶されている１ページ分のデータを１本
の選択された制御ゲート線に関するメモリセルにしか書
き込めない。このため、複数本組のメモリセルに同一デ
ータを書き込むには、複数回の書き込み動作が必要とな
り、多大な時間がかかる。
【００１２】また、このような大容量のＮＡＮＤセル型
ＥＥＰＲＯＭを出荷前にメーカで、出荷後にユーザで試
験動作させる際に、種々のパターンデータの書き込み，
読み出し，消去が繰り返される。中でも最も良く使われ
るテストパターンが、チェッカボードパターン等の連続
的パターンである。そのような、連続的パターンデータ
を書き込む際にも、１本の制御ゲート線毎に書き込んで
いたため、メモリの試験動作に多大な時間がかかってい
た。このテスト時間は、メモリを大容量化するほど増大
していくため、大容量メモリではテストにかかるコスト
が問題となっていた。
【００１３】上記の問題は、ＡＮＤセル型ＥＥＰＲＯ
Ｍ，ＤＩＮＯＲセル型ＥＥＰＲＯＭ等の大容量メモリに
おいても共通である。
【００１４】
【発明が解決しようとする課題】このように従来、大容
量の半導体記憶装置、特に大容量フラッシュメモリにお
いては、メモリセルアレイ内のデータの管理やテストメ
モリの動作試験のために、１ページ分のデータを複数組
のメモリセルに書き込む動作を順次繰り返す必要があ
り、多大な時間が掛かるという問題があった。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、１ページ分のデータを
複数本の制御ゲートに同時コピー可能とした半導体記憶
装置を提供することにある。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
【００１７】即ち、本発明（請求項１）は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本のワード線と、ビット線とワード線との交差位置にそ
れぞれ配置されワード線により駆動されてビット線との
間でデータのやり取りを行うメモリセルと、ワード線に
より選択されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、ワード線を選択
するためのアドレスを一時記憶するアドレスデータラッ
チ回路とを備えた半導体記憶装置であって、データラッ
チ回路に記憶されたデータをビット線を介してメモリセ
ルに書き込む際のモードとして、アドレスデータラッチ
回路に記憶されたアドレスに応じて１本のワード線を選
択し、該選択したワード線に接続されたメモリセルに、
データラッチ回路に記憶されたデータを書き込む通常モ
ードと、アドレスデータラッチ回路に記憶されたアドレ
スに応じて少なくとも２本のワード線を選択し、該選択
したワード線に接続されたメモリセルに、データラッチ
回路に記憶されたデータを同時に書き込む特殊モードと
を有することを特徴とする。
【００１８】また、本発明（請求項２）は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたＮＡＮＤセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一ＮＡＮＤ列
の制御ゲート線を順次駆動する選択ゲートドライバと、
ＮＡＮＤ列を選択するためのアドレスを一時記憶するブ
ロックアドレスデータラッチ回路とを具備した半導体記
憶装置であって、データラッチ回路に記憶されたデータ
をビット線を介してＮＡＮＤセルに書き込む際のモード
として、ブロックアドレスデータラッチ回路に記憶され
たブロックアドレスに応じて１つの選択ゲートドライバ
を選択し、該選択したゲートドライバにより制御ゲート
線が駆動されるＮＡＮＤセルに、データラッチ回路に記
憶されたデータを書き込む通常モードと、ブロックアド
レスデータラッチ回路に記憶されたブロックアドレスに
応じて少なくとも２つの選択ゲートドライバを選択し、
該選択したゲートドライバにより制御ゲート線が駆動さ
れるＮＡＮＤセルに、データラッチ回路に記憶されたデ
ータを同時に書き込む特殊モードとを有することを特徴
とする。
【００１９】また、本発明（請求項３）は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個並列接続してなりその一端が
ビット線に接続されたＡＮＤセル若しくはＤＩＮＯＲセ
ルと、制御ゲート線により駆動されたメモリセルにビッ
ト線を介して書き込むデータを記憶するデータラッチ回
路と、同一ＡＮＤ列若しくはＤＩＮＯＲ列の制御ゲート
線を順次駆動する選択ゲートドライバと、ＡＮＤ列若し
くはＤＩＮＯＲ列を選択するためのアドレスを一時記憶
するブロックアドレスデータラッチ回路とを具備した半
導体記憶装置であって、データラッチ回路に記憶された
データをビット線を介してＡＮＤセル若しくはＤＩＮＯ
Ｒセルに書き込む際のモードとして、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て１つの選択ゲートドライバを選択し、該選択したゲー
トドライバにより制御ゲート線が駆動されるＡＮＤセル
若しくはＤＩＮＯＲセルに、データラッチ回路に記憶さ
れたデータを書き込む通常モードと、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て少なくとも２つの選択ゲートドライバを選択し、該選
択したゲートドライバにより制御ゲート線が駆動される
ＡＮＤセル若しくはＤＩＮＯＲセルに、データラッチ回
路に記憶されたデータを同時に書き込む特殊モードとを
有することを特徴とする。
【００２０】また、本発明（請求項４）は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたＮＡＮＤセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一ＮＡＮＤ列
の制御ゲート線を駆動する選択ゲートドライバとを具備
した半導体記憶装置であって、データラッチ回路に記憶
されたデータをビット線を介してＮＡＮＤセルに書き込
む際に、同一ＮＡＮＤ列の制御ゲート線が任意に選択さ
れ、選択された制御ゲート線により駆動される複数個の
メモリセルにデータラッチ回路に記憶されたデータを同
時に書き込むことを特徴とする。
【００２１】また、本発明（請求項５）は、複数本のビ
ット線と、これらのビット線と交差して配設された複数
本の制御ゲート線と、これらの制御ゲート線により駆動
されるメモリセルを複数個直列接続してなりその一端が
ビット線に接続されたＮＡＮＤセルと、制御ゲート線に
より駆動されたメモリセルにビット線を介して書き込む
データを記憶するデータラッチ回路と、同一ＮＡＮＤ列
の制御ゲート線を駆動する選択ゲートドライバと、ＮＡ
ＮＤ列を選択するためのアドレスを一時記憶するブロッ
クアドレスデータラッチ回路とを具備した半導体記憶装
置であって、データラッチ回路に記憶されたデータをビ
ット線を介してＮＡＮＤセルに書き込む際のモードとし
て、ブロックアドレスデータラッチ回路に記憶されたブ
ロックアドレスに応じて１つの選択ゲートドライバを選
択し、該選択したゲートドライバにより制御ゲート線が
駆動されるＮＡＮＤセルに、データラッチ回路に記憶さ
れたデータを書き込む通常モードと、ブロックアドレス
データラッチ回路に記憶されたブロックアドレスに応じ
て少なくとも２つの選択ゲートドライバを選択し、該選
択したゲートドライバにより制御ゲート線が駆動される
ＮＡＮＤセルに、データラッチ回路に記憶されたデータ
を同時に書き込む特殊モードとを有し、通常モードと特
殊モードとの少なくとも一方において、同一ＮＡＮＤ列
の制御ゲート線を任意に選択することを特徴とする。
【００２２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。
【００２３】(1) データラッチ回路は、ワード線又は制
御ゲート線により選択され、ビット線に読み出されたメ
モリセルのデータを検出するビット線センスアンプの機
能と、データラッチ回路に記憶されたデータをビット線
を介してメモリセルに書き込んだ後に、メモリセルに所
望のデータが十分に書き込まれた否かを確認読み出しす
る回路の機能とを備えており、データラッチ回路に記憶
されたデータをビット線を介してメモリセルに書き込む
際に、アドレスデータラッチ回路に記憶されたアドレス
に応じて選択された少なくとも２本以上のワード線又は
制御ゲート線を、メモリセルに所望のデータが十分に書
き込まれたか否かを確認読み出しする際に再度選択する
こと。
【００２４】(2) メモリセルは、半導体基板上に電荷蓄
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受によりデータを記憶する電気的書替え可
能な不揮発性メモリセルであること。
【００２５】
【作用】本発明によれば、ロウ・デコーダに付加された
アドレスデータラッチ回路（又はブロックアドレスデー
タラッチ回路）と１ページ分のデータを記憶するビット
線に付加されたデータラッチ回路と、それらの動作を制
御する周辺回路によって、メモリセルにデータラッチ回
路のデータを書き込む際に、１回の書き込み動作で複数
本のワード線（又は制御ゲート線）が同時に多重選択さ
れ、同一ページデータがそれらのワード線（又は制御ゲ
ート線）に関わるメモリセルに同時にコピーされる。こ
れにより、メモリセルアレイ内のデータの管理、即ちコ
ピーして移動させることを短時間で行うことができる。
さらに、メモリチップをテストする際にも連続的なテス
トパターンを短時間で容易に書き込むことができるた
め、テストに必要なコストを大幅に削減することが可能
となり、ビットコストの低減につながる。
【００２６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
【００２７】（実施例１）図１は、本発明の第１の実施
例に係わる半導体記憶装置のメモリセルアレイ及び周辺
回路の構成を示すブロック図である。
【００２８】複数本のビット線ＢＬ（ＢＬ1 ，ＢＬ2 ，
…，ＢＬj ，…，ＢＬn ）と複数本のワード線ＷＬ（Ｗ
Ｌ1 ，ＷＬ2 ，…，ＷＬｉ，ＷＬi+1 ，…，ＷＬm ）と
が互いに直交する方向に配置され、ビット線ＢＬとワー
ド線ＷＬの交差部には書き替え可能なメモリセルＭＣ
（ＭＣ11，ＭＣ12，…，ＭＣmn）がそれぞれ配置されて
いる。ビット線ＢＬにはデータラッチ回路ＤＬ（ＤＬ1
，ＤＬ2 ，…，ＤＬj ，…，ＤＬn ）が接続され、ワ
ード線ＷＬにはアドレスラッチ及びワード線ドライバ回
路ＡＬ（ＡＬ1 ，ＡＬ2 ，…，ＡＬi ，ＡＬi+1 ，…，
ＡＬm ）が接続されている。そして、アドレスラッチ及
びワード線ドライバ回路ＡＬは、ロウ・デコーダＲ／Ｄ
により選択されるものとなっている。なお、図中のＲＡ
はロウアドレス、ＣＳＬ（ＣＳＬ1 ，ＣＳＬ2 ，…，Ｃ
ＳＬj ，…，ＣＳＬn ）はカラム選択線、Ｉ／Ｏ，／Ｉ
／Ｏは入出力線を示している。
【００２９】通常の書き込みモードは従来の技術に述べ
た動作と同様であるのでここでは省略し、以下に１ペー
ジ分のデータを複数本のワード線に同時コピーする特殊
書き込みモードについて説明する。
【００３０】図２は、ワード線多重選択書き込み時の主
要信号波形タイミング図である。ワード線多重選択用ロ
ウアドレスがメモリチップ内に取り込まれると、ロウ・
デコーダ回路Ｒ／Ｄにより、アドレスラッチ及びワード
線ドライバ回路ＡＬに順次記憶されていく。その後、書
き込み動作が始まると、アドレスラッチ及びワード線ド
ライバ回路ＡＬに記憶されているロウアドレスに従って
ワード線ＷＬが選択される。例えば、ワード線多重選択
用ロウアドレスして、ＲＡ2 、ＲＡi 、ＲＡmの３種の
アドレスがロウ・デコーダ回路Ｒ／Ｄを介してアドレス
ラッチ及びワード線ドライバ回路ＡＬに取り込まれる
と、書き込み時に３本のワード線ＷＬ2 ，ＷＬi ，ＷＬ
m が選択される。
【００３１】データラッチ回路ＤＬ1 〜ＤＬn には、ワ
ード線選択以前若しくはワード線選択後、入出力線Ｉ／
Ｏ，／Ｉ／Ｏからデータが入力されている。
【００３２】データラッチ回路ＤＬ1 〜ＤＬn の記憶デ
ータはビット線ＢＬ1 〜ＢＬn に伝達されており、ワー
ド線ＷＬ2 ，ＷＬi ，ＷＬm が選択されている場合、ビ
ット線ＢＬ1 〜ＢＬn のデータがメモリセルＭＣ2l〜Ｍ
Ｃ2n、ＭＣil〜ＭＣin、ＭＣml〜ＭＣmnに同時に記憶さ
れる。
【００３３】また、データラッチ回路ＤＬ1 〜ＤＬn
は、入出力線Ｉ／Ｏ，／Ｉ／Ｏから入力されるデータだ
けでなく、ビット線ＢＬl 〜ＢＬn の読み出しデータが
入力されても本発明は有効である。例えば、読み出しサ
イクルで、ワード線ＷＬ1 が選択され、メモリセルＭＣ
ll〜ＭＣlnの記憶データが、ビット線ＢＬ1 〜ＢＬn に
それぞれ読み出されている時、そのビット線ＢＬ1 〜Ｂ
Ｌn のデータが、データラッチ回路ＤＬ1 〜ＤＬn にそ
れぞれ記憶される。その後、書き込みサイクルで、ワー
ド線ＷＬ2 ，ＷＬi ，ＷＬm が選択されると、データラ
ッチ回路ＤＬ1 〜ＤＬn に記憶されているデータが、メ
モリセルＭＣ2l〜ＭＣ2n、ＭＣil〜ＭＣin、ＭＣml〜Ｍ
Ｃmnに同時に記憶される。
【００３４】即ち、ワード線ＷＬ1 で選択される１ペー
ジ分のメモリセルのデータが、データラッチ回路ＤＬ1
〜ＤＬn に記憶されている場合、書き込みサイクルで、
例えばワード線ＷＬ2 ，ＷＬi ，ＷＬm が多重選択され
ると、ワード線ＷＬl で選択される１ページ分のメモリ
セルのデータが、データラッチ回路を介して同時に、ワ
ード線ＷＬ2 ，ＷＬi ，ＷＬm にコピーされる。
【００３５】以上までの説明においては、メモリセルと
しては書き換え可能なものは全て含まれる。即ち、ＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ），
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）のメモリセル、及び不揮発性メモリのメモリセルで
も本発明は有効である。
【００３６】このように本実施例によれば、書き込み時
にワード線ＷＬを多重選択することが可能となり、同時
に複数ワード線ＷＬに１ページ分のデータを書き込むこ
とができる。このため、メモリセルアレイ内でのページ
データのコピーを従来よりも高速に行うことができる。
【００３７】（実施例２）次に、本発明をＮＡＮＤセル
型ＥＥＰＲＯＭに実施した場合について、具体的に説明
する。図３、図４は、本発明の第２の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ及び周辺
回路の構成を示すブロック図である。
【００３８】ＣＧ（ＣＧd1〜ＣＧd4，ＣＧe1〜ＣＧe4，
ＣＧf1〜ＣＧf4，ＣＧg1〜ＣＧg4，ＣＧh1〜ＣＧh4，Ｃ
Ｇi1〜ＣＧi4）は制御ゲート、ＳＧＳ（ＳＧＳd ，ＳＧ
Ｓe，ＳＧＳf ，ＳＧＳg ，ＳＧＳh ，ＳＧＳi ）はソ
ース側選択ゲート、ＳＧＤ（ＳＧＤd ，ＳＧＤe ，ＳＧ
Ｄf ，ＳＧＤg ，ＳＧＤh ，ＳＧＤi ）はドレイン側選
択ゲート、ＢＬ（ＢＬj ，ＢＬk ，ＢＬl ）はビット
線、ＤＬ（ＤＬj ，ＤＬk ，ＤＬl ）はデータラッチ回
路、ＤＲＶ（ＤＲＶd ，ＤＲＶe ，ＤＲＶf ，ＤＲＶg
，ＤＲＶh ，ＤＲＶi ）は制御ゲート及び選択ゲート
ドライバ回路、ＢＡＬ（ＢＡＬd ，ＢＡＬe ，ＢＡＬf
，ＢＡＬg ，ＢＡＬh ，ＢＡＬi ）はブロックアドレ
スラッチ回路、ＭＣ（ＭＣd4j ，ＭＣd4k ，ＭＣd4l ，
ＭＣf4j ，ＭＣf4k ，ＭＣf4l ，ＭＣg4i ，ＭＣg4k ，
ＭＣg4l ）はメモリセル、ＲＡはロウアドレス、ＣＳＬ
（ＣＳＬj ，ＣＳＬk ，ＣＳＬe ）はカラム選択線、Ｉ
／Ｏ，／Ｉ／Ｏは入出力線、Ｒ／Ｄはロウ・デコーダで
ある。
【００３９】この実施例では、メモリセルＭＣの４個が
直列接続されてＮＡＮＤセルが構成され、ＮＡＮＤセル
の一端はドレイン側選択ゲートＳＧＤを介してビット線
ＢＬに接続され、他端はソース側選択ゲートＳＧＳを介
して例えば接地端に接続されている。ビット線ＢＬには
データラッチ回路ＤＬがそれぞれ接続され、制御ゲート
線にはＮＡＮＤ列単位で制御ゲート及び選択ゲートドラ
イバ回路ＤＲＶが接続されている。そして、制御ゲート
及び選択ゲートドライバ回路ＤＲＶは、ブロックアドレ
スラッチ回路ＢＡＬ及びロウ・デコーダＲ／Ｄにより制
御されるものとなっている。
【００４０】本実施例においても通常の書き込みモード
は従来装置と同様であるのでここでは省略し、以下に１
ページ分のデータを複数本の制御ゲートに同時コピーす
る特殊書き込みモードについて説明する。
【００４１】図５、図６は制御ゲート線多重選択書き込
み時の主要信号波形タイミング図である。ＣＬＥはコマ
ンド・ラッチ・イネーブル、ＡＬＥはアドレスラッチ・
イネーブル、／ＣＥはチップ・イネーブル、／ＷＥはラ
イト・イネーブル、／ＲＥはリード・イネーブルであ
り、それぞれはチップ外部から入力される制御信号であ
る。また、Ｒｅａｄ／Ｂｕｓｙはチップ外部にチップ内
の状況を知らせるためのフラグ用信号である。
【００４２】チップ外部から、制御ゲート線多重選択書
き込みモード用のコマンド信号ＣＯＭ１が入出力ピンＩ
／Ｏから、チップ内に取り込まれ、次に制御ゲート線多
重選択書き込み用ロウアドレスとして、ＲＡd ，ＲＡf
，ＲＡg の３種のアドレスがチップ内に取り込まれる
と、その内のブロックアドレスがそれぞれ、ブロックア
ドレスラッチ回路ＢＡＬd ，ＢＡＬf ，ＢＡＬg に記憶
される。
【００４３】例えば、ＲＡd が１０ビットのアドレスの
場合、上位８ビットをブロックアドレスとして、下位２
ビットをＮＡＮＤ列用のアドレスとしてもよいし、また
外部から入力されるアドレスをブロックアドレスとＮＡ
ＮＤ列用アドレスと分けて、最初か最後にＮＡＮＤ列用
アドレスを入力し、ＮＡＮＤ列の何番目のメモリセルを
選択するかのアドレス信号を制御ゲート及び選択ゲート
ドライバ回路に伝達してもよい。
【００４４】制御ゲート線多重選択書き込み用のロウア
ドレス、ＲＡd ，ＲＡf ，ＲＡg に従い、ブロックアド
レス，ＮＡＮＤ列アドレスの選択が決まると、次にデー
タラッチ回路ＤＬへのデータ書き込みが行われる。図
５、図６では例として、１ページの長さを２５６バイト
＋８バイト（エラー訂正用）＝２６４バイトとしてい
る。また、コマンド信号，アドレス，データも同じ入出
力ピンから入力する場合を示しているが、それぞれを別
のピンから入力してもよい。例えば、アドレスと入出力
ピンを分けてもよい。
【００４５】次に、書き込み開始用コマンドＣＯＭ２が
チップ内に取り込まれると、チップ内の昇圧回路が働
き、メモリセルＭＣにデータを書き込むための高電圧が
準備される。そして、例えば、ビット線ＢＬj ，ＢＬl
に関してデータを書き込み、ビット線ＢＬk に関しては
データを書き込まず消去状態を保ちたい場合、ＢＬj ，
ＢＬl はロウ（例えばＯＶ）に、ＢＬk は中間電圧Ｖｍ
（例えば１０Ｖ）に充電される。ここで、書き込み状態
の定義は、メモリセルＭＣのフローティングゲートに電
子が注入され、メモリセルＭＣのトランジスタのしきい
値電圧がエンハンスメントモードになっていることと
し、消去状態の定義は、メモリセルのフローティングゲ
ートから電子が抜き取られ、メモリセルＭＣのトランジ
スタのしきい値電圧がデイプレションモードになってい
ることとする。
【００４６】次に、ブロックアドレスラッチ回路ＢＡＬ
のデータをもとに、ｄ，ｆ，ｇ３種のブロックが選択さ
れ、例えばＮＡＮＤ列用アドレスでＮＡＮＤ列の４番目
のメモリセルが選択されると、制御ゲートＣＧd4，ＣＧ
f4，ＣＧg4の３本が同時に選択され、書き込み用の高電
圧Ｖpp、例えば２０Ｖが印加される。
【００４７】書き込みがある時刻が経過した後に終了す
ると、制御ゲートＣＧd4，ＣＧf4，ＣＧg4が再びロウ状
態に戻る。また、書き込み時に選択ブロック内の非選択
制御ゲートＣＧd1〜ＣＧd3，ＣＧf1〜ＣＧf3，ＣＧg1〜
ＣＧg3、ドレイン側の選択ゲートＳＧＤd ，ＳＧＤf ，
ＳＧＤg は中間電圧、例えば１１Ｖに充電する。この中
間電圧は非選択ビット線の中間電圧と同レベルでもよい
が、前述のように非選択ビット線の中間電圧１０Ｖに対
して、１１Ｖと少し高くして、ドレイン側選択ゲート及
び選択ブロック内の非選択制御ゲートの閾い値電圧分だ
けを高くしてもよい。また、この書き込み時には、選択
ブロック内のソース側選択ゲートＳＧＳd ，ＳＧＳf ，
ＳＧＳg 及び、その他の非選択ブロック内の制御ゲート
及び選択ゲートはロウ状態、ＯＶを保つ。
【００４８】また、この書き込み時ｔＰＲＯＧの間、書
き込みと確認読み出し（ヴェリファイ読み出し）を交互
に行ってもよい。この場合、確認読み出し時にも制御ゲ
ート線は多重選択され、書き込み時に多重選択された制
御ゲート線ＣＧd4，ＣＧf4，ＣＧg4がロウ状態（ＯＶ）
に、選択ブロック内のその他の制御ゲート及びソース
側，ドレイン側の選択ゲートがハイ状態（Ｖcc）に印加
され、選択メモリセルのデータに応じて予め所定電位に
予備充電されているビット線が変化し、ビット線にメモ
リセルのデータが読み出される。
【００４９】データラッチ回路ＤＬj ，ＤＬk ，ＤＬl
はビット線センスアンプ回路を兼ねてもよい。また、確
認読み出し回路も付加され、書き込み終了したセルに関
しては、次のサイクルで再び書き込みが行われないよう
に、データラッチ回路の書き込み用データを自動的に書
き直すようにしてもよい。
【００５０】書き込みが終了し、コマンド信号ＣＯＭ３
がチップ内に取り込まれると、例えば、入出力ピンに書
き込みが間違いなく行われたかどうかを伝える。例え
ば、Ｉ／Ｏ(1) ＝０の場合はパスで、Ｉ／Ｏ(1) ＝１の
時はフェイルとする。
【００５１】以上までが、各ブロックに１個のブロック
アドレスラッチ回路を設けた場合であるが、各制御ゲー
ト線毎に、１個のアドレスラッチ回路を設けてもよい。
【００５２】ここで、書込みと書込み確認読出し（ベリ
ファイ読出し）を、以下に具体的に説明する。
【００５３】書込み確認読出し動作は、例えば前述のよ
うに制御ゲート線ＣＧd4，ＣＧf4，ＣＧG4の３本が同時
に選択された場合、一定時間の書込みパルス印加後に行
われ、書込まれたメモリセルのしきい値が目標の値に達
したか否かを判定する。
【００５４】この書込み確認読出しの判定には、各々の
ビット線に設けられた書込み確認読出し回路が用いら
れ、再度書込みに必要なメモリセルに接続するビット線
のセンスアンプ兼データラッチ回路には、再度書込みが
行えるようにデータが格納される。従って、書込み確認
読出し回路を用いて、再度書込みが必要なメモリセルに
関するセンスアンプ兼データラッチ回路には、それに応
じたデータが格納されるという点で、通常の読出し動作
とは異なるが、それ以外の動作は通常の読出し動作と全
て同じである。
【００５５】即ち、制御ゲート線ＣＧd4，ＣＧf4，ＣＧ
g4に関して、一定時間の書込みパルスを印加後に制御ゲ
ート線ＣＧd4，ＣＧf4，ＣＧg4は一時的に非選択状態に
なり、次にビット線が予備充電される。次に、再び制御
ゲート線ＣＧd4，ＣＧf4，ＣＧg4が選択される。しか
し、このとき選択された制御ゲート線に印加される電圧
は書込み時と読出し時とは異なる。そして、例えば書込
み確認読出し動作の前に書込み動作で、ビット線ＢＬJ
，ＢＬl に関してデータを書込み、ビット線ＢＬk に
関してはデータを書込まず消去状態を保ちたい場合、Ｂ
Ｌj ，ＢＬl はロウ（例えば０Ｖ）に、ＢＬk は中間電
圧Ｖｍ（例えば１０Ｖ）に充電される。
【００５６】ここで、書込み状態の定義は、メモリセル
ＭＣのフローティングゲートに電子が注入され、メモリ
セルＭＣのトランジスタのしきい値電圧がエンハンスメ
ンモードになっていることとし、消去状態の定義は、メ
モリセルのフローティングゲートから電子が抜き取ら
れ、メモリセルＭＣのトランジスタのしきい値電圧がデ
ィプレッションモードになっていることとする。従って
この場合、図３のメモリアレイで、例えばメモリセルＭ
Ｃd4j ，ＭＣf4j ，ＭＣg4j ，ＭＣd4l ，ＭＣf4l ，Ｍ
Ｃg4l は消去状態を保つ。
【００５７】即ち、ビット線ＢＬj には、メモリセルＭ
Ｃd4j ，ＭＣf4j ，ＭＣg4j が、ビット線ＢＬl には、
ＭＣd4l ，ＭＣf4l ，ＭＣg4l がそれぞれ読出され、セ
ンスアンプ兼データラッチ回路及びそれに接続された書
込み確認読出し回路により、判定後再度書込みが必要な
ビットに関しては、そのデータがセンスアンプ兼データ
ラッチ回路ＤＬj ，ＤＬl に格納される。従って、書込
みが行われるメモリセルＭＣd4j ，ＭＣf4j ，ＭＣg4j
の全てが書込まれるまで、また書込みが行われるメモリ
セルＭＣd4l ，ＭＣf4l ，ＭＣg4l の全てが書込まれる
まで、ビット線ＢＬj ，ＢＬl は書込み確認読出し時に
予備充電レベルから放電され、再度書込みが必要な判定
となる。
【００５８】そして、選択されたメモリセルのうち、例
えばＭＣd4j ，ＭＣf4j ，ＭＣg4jの全ての書込みが終
了するまでビット線ＢＬj に関する書込みが終了しない
し、ＭＣd4l ，ＭＣf4l ，ＭＣg4l 全ての書込みが終了
するまで、ビット線ＢＬl に関する書込みが終了しな
い。
【００５９】以下に、書込み確認読出し動作についてよ
り具体的に説明する。
【００６０】図７はデータラッチ回路ＤＬの具体的な回
路構成図、図８は主要ノードの動作タイミング図であ
る。図７に示すように、データラッチ回路ＤＬは、ビッ
ト線センスアンプ回路、書込み確認読出し回路、一括検
知回路、プリチャージ回路を含んでおり、これらの回路
は、本発明と直接関係するものではなく、従来装置と同
様である。
【００６１】書込み確認読出し動作が始まると、図８に
示すように、ビット線リセット信号ＰＲＳＴＤがＶssか
らＶccになり、ビット線はＶssにリセットされる。例え
ば、書込み動作時に書込みが行われているビット線ＢＬ
j ，ＢＬl はＶss（０Ｖ）を保ち、消去状態を保とうと
するビット線ＢＬk は書込み禁止用の電位ＶM からＶss
にリセットされる。続いて、ビット線プリチャージ信号
ＰＲＥＢがＶccからＶssになり、ビット線例えば、ＢＬ
j ，ＢＬk ，ＢＬl は、読出し用の予備充電電位ＶR ま
で充電される。
【００６２】その後、選択された制御ゲート線ＣＧd4，
ＣＧf4，ＣＧg4はＶssを保ち、同一ＮＡＮＤ型セルブロ
ックのその他の制御ゲート線ＣＧd1〜ＣＧd3，ＣＧf1〜
ＣＧf3，ＣＧg1〜ＣＧg3、及びビット線コンタクト側と
メモリセルソース線側の選択ゲート線ＳＧＤd ，ＳＧＤ
f ，ＳＧＤg ，ＳＧＳd ，ＳＧＳf ，ＳＧＳg がＶssか
らＶccになる。この場合、これらのレベルはＶccより昇
圧してもよい。これにより、書込みを行わないメモリセ
ルのビット線、及び書込みが不十分なメモリセルのビッ
ト線は放電されＶR からＶssになる。例えば、メモリセ
ルＭＣd4j ，ＭＣf4j ，ＭＣg4j に関して、書込みが十
分に行われた場合、ビット線ＢＬj は放電されずに予備
充電電位ＶR を保つ。
【００６３】一方、メモリセルＭＣd4l ，ＭＣf4l ，Ｍ
Ｃg4l のうちで、ＭＣd4l の書込みが不十分であった場
合、ビット線ＢＬl は放電され、ＶR からＶssになる。
さらに、書込みを行わないメモリセルのビット線ＢＬk
も放電され、ＶR からＶssになる。
【００６４】次いで、制御ゲート線ＣＧd1〜ＣＧd3，Ｃ
Ｇf1〜ＣＧf3，ＣＧg1〜ＣＧg3、選択ゲート線ＳＧＤd
，ＳＧＤf ，ＳＧＤg ，ＳＧＳd ，ＳＧＳf ，ＳＧＳg
がＶssに戻された後、比較制御信号ＣＯＮがＶssから
Ｖccになり、センスアンプ兼データラッチ回路の書込み
データと書込み確認読出し後のビット線電位とを比較す
る。即ち、書込みを行うメモリセルに関しては、書込み
データノードＶＲＹ（図７）がＶssであるから、もしＢ
Ｌl のようにビット線が放電されてＶssになっていれ
ば、それはメモリセルＭＣd4l ，ＭＣf4l ，ＭＣg4l の
うち、少なくとも１つのメモリセルの書込みが不十分で
あり、しきい値電圧が所望の電圧以上に正方向にシフト
しなかったことであるから、次の書込みサイクルでもビ
ット線がＶssに保たれる。そして、書込みが十分に行わ
れたメモリセルＭＣd4j ，ＭＣf4j ，ＭＣg4j のビット
線は放電されない。
【００６５】従って、次の書込みサイクルでは、このビ
ット線ＢＬj に関しては、書込みが行われない。また、
最初から書込みを行わないメモリセルＭＣd4k ，ＭＣf4
k ，ＭＣg4k のビット線ＢＬK に関しては、書込みデー
タノードＶＲＹがＶccであるから、ビット線ＢＬk は再
び充電される。このとき、前書込みのサイクルで、十分
に書込みが行われたメモリセルのビット線及び最初から
書込みを行わないビット線ＢＬj ，ＢＬk はＶcc−Ｖth
まで充電される。Ｖthはトランジスタ１個（図７）のし
きい値電圧である。
【００６６】次いで、書込み制御信号ＢＬＣＤがＶssか
らＶccになり、ビット線の情報をセンスアンプ兼データ
ラッチ回路に伝えると、即ち次の書込みサイクルで書込
みを行うメモリセルＭＣd4l ，ＭＣf4l ，ＭＣg4l のビ
ット線ＢＬl に関してのみ、書込みデータノードＶＲＹ
がＶssになる。そして、全ての書込みが終了したかの検
知は、一括検知回路で判定される。即ち、一括検知リセ
ット信号ＲＳＴＩＮがＶssになり、書込み用の一括検知
制御信号ＡＰＣＯＮがＶssからＶccになると、一括検知
読出し信号ＳＥＮＳＩに頁書込みの状況が伝達される。
即ち、もしＳＥＮＳＥがＶccからＶssに放電された場
合、書込みノードＶＲＹが少なくとも１つＶssになって
いることであり、書込み動作が続行される。そして、全
ての書込みノードＶＲＹがＶccとなり、一括検知読出し
信号ＳＥＮＳＥが放電されなくなったときに書込み動作
が終了する。
【００６７】本実施例では、例えばメモリセルＭＣd4l
が書込み不十分であったため、再びビット線ＢＬl に関
して書込み動作が行われ、その後の書込み確認読出し動
作で、ビット線ＢＬl に関しても書込みが終了したとい
う判定がなされる。即ち、一括検知読出し信号ＳＥＮＳ
ＥがＶssに放電されなくなった時点で書込みを終了して
いる。
【００６８】図９は、ロウ・デコーダＲ／Ｄ、ブロック
アドレスラッチ回路ＢＡＬ、制御ゲート及び選択ゲート
ドライバ回路ＤＲＶ、メモリセルアレイＭＣの具体的な
回路構成図である。ＳＧD はドレイン側の選択ゲート信
号、ＣＧ1 〜ＣＧ4 は制御ゲート信号、ＳＧS はソース
側の選択ゲート信号、Ｖuss は選択ゲート印加電圧、Ｖ
ppＲＷは書き込み時印加高電圧、ERASECB ，ERASECは消
去用制御信号、BLALEP，BLALENはブロックアドレスラッ
チ回路のリセット信号、PBUSBSはブロックアドレス読み
出し用の信号、ＲＡはブロックアドレスである。
【００６９】図１０は、データラッチ回路ＤＬの別の回
路構成図である。データラッチ回路ＤＬはビット線セン
スアンプ回路を兼ねており、また書き込み確認読み出し
回路も付加している。また、図３、４の実施例では、ビ
ット線はデータラッチ回路ＤＬに対して一方向の場合を
示しているが、図１０に示すように、複数のビット線Ｂ
Ｌai，ＢＬbiを有し、双方向に配設した場合でも本発明
は有効である。
【００７０】このように本実施例によれば、書き込み時
に制御ゲート線ＣＧを多重選択することが可能となり、
同時に複数ブロックの制御ゲート線ＣＧに１ページ分の
データを書き込むことができる。このため、メモリセル
アレイ内でのページデータのコピーを従来よりも高速に
行うことができる。
【００７１】また、本発明では、あるＮＡＮＤ列に書込
みを行う際に、セルソースに近い側の制御ゲート線から
順次選択するという制限はなく、任意（ランダム）に制
御ゲート線を選択でき、それによって駆動されるメモリ
セルにデータを書込むことができる。例えば、ＮＡＮＤ
ブロックｇにデータを書込む場合、制御ゲート線ＣＧg
1，ＣＧg2，ＣＧg3，ＣＧg4の順に選択し、メモリセル
にデータを書込んでもよいし、ＣＧg4，ＣＧg3，ＣＧg
2，ＣＧg1の順に選択しても、或いはＣＧg4，ＣＧg2，
ＣＧg1，ＣＧg3の順に選択しても、いずれの場合も本発
明は有効である。
【００７２】また、本発明に関して、書込み時に、消去
状態を保つために、チャネル部をフローティングにし
て、制御ゲートとのカップリングによって、書込みを行
わないメモリセルのチャネル部をフローティング・ハイ
にした場合でも本発明は有効であった。
【００７３】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、不揮発性のメモリセル
としてＮＡＮＤセルを例にとり説明したが、この代わり
にＡＮＤセルやＤＩＮＯＲセルを用いることもできる。
さらに、必ずしも不揮発性メモリに限らず、ＤＲＡＭに
も適用することが可能である。また、図７、図９、図１
０に示した周辺回路は、これに限らず適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００７４】
【発明の効果】以上説明したように本発明によれば、ワ
ード線若しくは制御ゲート線又はブロックを選択するた
めのアドレスを一時記憶するアドレスデータラッチ回路
又はブロックアドレスデータラッチ回路を設け、データ
ラッチ回路に記憶されている１頁分のデータをメモリセ
ルに書き込む際に、複数本のワード線又は制御ゲート線
を同時に多重選択しているので、それらに関するメモリ
セルに同一データをコピーすることができる。従って、
メモリセルアレイ内でのページデータのコピーを従来よ
りも高速に行うことができ、データ管理のしやすい半導
体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体記憶装置のメモリ
セルアレイ及び周辺回路を示すブロック図。
【図２】ワード線多重選択書き込み時の主要信号波形を
示すタイミング図。
【図３】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセルアレイ及び周辺回路を示すブロック
図。
【図４】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセルアレイ及び周辺回路を示すブロック
図。
【図５】制御ゲート線多重選択書き込み時の主要信号波
形を示すタイミング図。
【図６】制御ゲート線多重選択書き込み時の主要信号波
形を示すタイミング図。
【図７】データラッチ回路の具体的な回路構成図。
【図８】主要ノードの動作タイミング図。
【図９】ロウ・デコーダ、ブロックアドレスラッチ回
路、制御ゲート及び選択ゲートドライバ回路、メモリセ
ルアレイの具体的な回路構成図。
【図１０】データラッチ回路の別の回路構成図。
【図１１】ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレ
イを示すブロック図。
【図１２】ＤＩＮＯＲセル型ＥＥＰＲＯＭのメモリセル
アレイを示すブロック図。
【符号の説明】
ＢＬ…ビット線 ＷＬ…ワード線 ＭＣ…メモリセル ＤＬ…データラッチ回路 ＡＬ…アドレスラッチ及びワード線ドライバ回路 Ｒ／Ｄ…ロウ・デコーダ ＲＡ…ロウアドレス ＣＳＬ…カラム選択線 Ｉ／Ｏ，／Ｉ／Ｏ…入出力線 ＣＧ…制御ゲート ＳＧＳ…ソース側選択ゲート ＳＧＤ…ドレイン側選択ゲート ＤＲＶ…制御ゲート及び選択ゲートドライバ回路 ＢＡＬ…ブロックアドレスラッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大内 和則 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 遠藤 哲郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】複数本のビット線と、これらのビット線と
    交差して配設された複数本のワード線と、前記ビット線
    とワード線との交差位置にそれぞれ配置されワード線に
    より駆動されてビット線との間でデータのやり取りを行
    うメモリセルと、前記ワード線により選択されたメモリ
    セルに前記ビット線を介して書き込むデータを記憶する
    データラッチ回路と、前記ワード線を選択するためのア
    ドレスを一時記憶するアドレスデータラッチ回路とを備
    えた半導体記憶装置であって、 前記データラッチ回路に記憶されたデータを前記ビット
    線を介して前記メモリセルに書き込む際のモードとし
    て、 前記アドレスデータラッチ回路に記憶されたアドレスに
    応じて１本のワード線を選択し、該選択したワード線に
    接続されたメモリセルに、前記データラッチ回路に記憶
    されたデータを書き込む通常モードと、 前記アドレスデータラッチ回路に記憶されたアドレスに
    応じて少なくとも２本のワード線を選択し、該選択した
    ワード線に接続されたメモリセルに、前記データラッチ
    回路に記憶されたデータを同時に書き込む特殊モードと
    を有することを特徴とする半導体記憶装置。
  2. 【請求項２】複数本のビット線と、これらのビット線と
    交差して配設された複数本の制御ゲート線と、これらの
    制御ゲート線により駆動されるメモリセルを複数個直列
    接続してなりその一端が前記ビット線に接続されたＮＡ
    ＮＤセルと、前記制御ゲート線により駆動されたメモリ
    セルに前記ビット線を介して書き込むデータを記憶する
    データラッチ回路と、同一ＮＡＮＤ列の制御ゲート線を
    順次駆動する選択ゲートドライバと、前記ＮＡＮＤ列を
    選択するためのアドレスを一時記憶するブロックアドレ
    スデータラッチ回路とを具備した半導体記憶装置であっ
    て、 前記データラッチ回路に記憶されたデータを前記ビット
    線を介して前記ＮＡＮＤセルに書き込む際のモードとし
    て、 前記ブロックアドレスデータラッチ回路に記憶されたブ
    ロックアドレスに応じて１つの選択ゲートドライバを選
    択し、該選択したゲートドライバにより制御ゲート線が
    駆動されるＮＡＮＤセルに、前記データラッチ回路に記
    憶されたデータを書き込む通常モードと、 前記ブロックアドレスデータラッチ回路に記憶されたブ
    ロックアドレスに応じて少なくとも２つの選択ゲートド
    ライバを選択し、該選択したゲートドライバにより制御
    ゲート線が駆動されるＮＡＮＤセルに、前記データラッ
    チ回路に記憶されたデータを同時に書き込む特殊モード
    とを有することを特徴とする半導体記憶装置。
  3. 【請求項３】複数本のビット線と、これらのビット線と
    交差して配設された複数本の制御ゲート線と、これらの
    制御ゲート線により駆動されるメモリセルを複数個並列
    接続してなりその一端が前記ビット線に接続されたＡＮ
    Ｄセル若しくはＤＩＮＯＲセルと、前記制御ゲート線に
    より駆動されたメモリセルに前記ビット線を介して書き
    込むデータを記憶するデータラッチ回路と、同一ＡＮＤ
    列若しくはＤＩＮＯＲ列の制御ゲート線を順次駆動する
    選択ゲートドライバと、前記ＡＮＤ列若しくはＤＩＮＯ
    Ｒ列を選択するためのアドレスを一時記憶するブロック
    アドレスデータラッチ回路とを具備した半導体記憶装置
    であって、 前記データラッチ回路に記憶されたデータを前記ビット
    線を介して前記ＡＮＤセル若しくはＤＩＮＯＲセルに書
    き込む際のモードとして、 前記ブロックアドレスデータラッチ回路に記憶されたブ
    ロックアドレスに応じて１つの選択ゲートドライバを選
    択し、該選択したゲートドライバにより制御ゲート線が
    駆動されるＡＮＤセル若しくはＤＩＮＯＲセルに、前記
    データラッチ回路に記憶されたデータを書き込む通常モ
    ードと、 前記ブロックアドレスデータラッチ回路に記憶されたブ
    ロックアドレスに応じて少なくとも２つの選択ゲートド
    ライバを選択し、該選択したゲートドライバにより制御
    ゲート線が駆動されるＡＮＤセル若しくはＤＩＮＯＲセ
    ルに、前記データラッチ回路に記憶されたデータを同時
    に書き込む特殊モードとを有することを特徴とする半導
    体記憶装置。
  4. 【請求項４】複数本のビット線と、これらのビット線と
    交差して配設された複数本の制御ゲート線と、これらの
    制御ゲート線により駆動されるメモリセルを複数個直列
    接続してなりその一端が前記ビット線に接続されたＮＡ
    ＮＤセルと、前記制御ゲート線により駆動されたメモリ
    セルに前記ビット線を介して書き込むデータを記憶する
    データラッチ回路と、同一ＮＡＮＤ列の制御ゲート線を
    駆動する選択ゲートドライバとを具備した半導体記憶装
    置であって、 前記データラッチ回路に記憶されたデータを前記ビット
    線を介して前記ＮＡＮＤセルに書き込む際に、 前記同一ＮＡＮＤ列の制御ゲート線が任意に選択され、
    前記選択された制御ゲート線により駆動される複数個の
    メモリセルに前記データラッチ回路に記憶されたデータ
    を同時に書き込むことを特徴とする半導体記憶装置。
  5. 【請求項５】複数本のビット線と、これらのビット線と
    交差して配設された複数本の制御ゲート線と、これらの
    制御ゲート線により駆動されるメモリセルを複数個直列
    接続してなりその一端が前記ビット線に接続されたＮＡ
    ＮＤセルと、前記制御ゲート線により駆動されたメモリ
    セルに前記ビット線を介して書き込むデータを記憶する
    データラッチ回路と、同一ＮＡＮＤ列の制御ゲート線を
    駆動する選択ゲートドライバと、前記ＮＡＮＤ列を選択
    するためのアドレスを一時記憶するブロックアドレスデ
    ータラッチ回路とを具備した半導体記憶装置であって、 前記データラッチ回路に記憶されたデータを前記ビット
    線を介して前記ＮＡＮＤセルに書き込む際のモードとし
    て、 前記ブロックアドレスデータラッチ回路に記憶されたブ
    ロックアドレスに応じて１つの選択ゲートドライバを選
    択し、該選択したゲートドライバにより制御ゲート線が
    駆動されるＮＡＮＤセルに、前記データラッチ回路に記
    憶されたデータを書き込む通常モードと、 前記ブロックアドレスデータラッチ回路に記憶されたブ
    ロックアドレスに応じて少なくとも２つの選択ゲートド
    ライバを選択し、該選択したゲートドライバにより制御
    ゲート線が駆動されるＮＡＮＤセルに、前記データラッ
    チ回路に記憶されたデータを同時に書き込む特殊モード
    とを有し、 前記通常モードと特殊モードとの少なくとも一方におい
    て、前記同一ＮＡＮＤ列の制御ゲート線を任意に選択す
    ることを特徴とする半導体記憶装置。
  6. 【請求項６】前記データラッチ回路は、前記ワード線又
    は制御ゲート線により選択され、前記ビット線に読み出
    されたメモリセルのデータを検出するビット線センスア
    ンプの機能と、 前記データラッチ回路に記憶されたデータを前記ビット
    線を介して前記メモリセルに書き込んだ後に、前記メモ
    リセルに所望のデータが十分に書き込まれた否かを確認
    読み出しする回路の機能とを備えており、 前記データラッチ回路に記憶されたデータを前記ビット
    線を介して、前記メモリセルに書き込む際に、前記アド
    レスデータラッチ回路に記憶されたアドレス又は前記ブ
    ロックアドレスデータラッチ回路に記憶されたブロック
    アドレスに応じて選択された少なくとも２本以上の前記
    ワード線又は制御ゲート線を、前記メモリセルに所望の
    データが十分に書き込まれたか否かを確認読み出しする
    際に再度選択することを特徴とする請求項１〜３のいず
    れかに記載の半導体記憶装置。
  7. 【請求項７】前記メモリセルは、半導体基板上に電荷蓄
    積層と制御ゲートが積層形成され、電荷蓄積層と基板の
    間の電荷の授受によりデータを記憶する電気的書替え可
    能な不揮発性メモリセルであることを特徴とする請求項
    １〜５のいずれかに記載の半導体記憶装置。
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