JPS6211101Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はフアクシミリ装置等、光学的に情報を
読取り、電気的な情報に変換する装置における画
信号送出制御装置に関し、特に読取るべき画像の
記録状態に拘わらず正確に読取り効率よく画信号
を送出する事のできる画信号送出制御装置に関す
るものである。

フアクシミリ装置等、光学読取装置では、通常
記録紙上の画像を螢光灯等の光源により照射し、
この反射光を電荷結合素子（CCD）等の光セン
サにらり走査して読取るようにしている。

第１図は上記光学読取装置の原理説明図であ
る。紙面上に記録された文字１は、行ｌ１〜ｌ６
に分割され、各行毎に画像情報を黒白の画素信号
として読取り、順次紙を行ｌ１から行ｌ６まで移
動させて文字１が読取れるようにされる。

然しながら、例えば明朝体で記載される文字の
如く、文字中に極めて細い線１０が存在すると、
光源特性等によつて光センサの感度が不感知若し
くは不安定となる場合があり、読取つた画信号か
ら文字を再生すると、状態が悪いときにはこの細
い線１０が画信号として欠落しているので再生で
きず、画素が欠落した意味不明の文字を再生して
しまう欠点を有している。

本考案の目的は、上述の欠点を取除き、画像の
走査単位行を複数回読取ることによつて、複数回
目に細い線が画情報として検出された時には、そ
の画情報を用いて修正再生し得るようにし、しか
も画情報の修正にさいしても効率良く画情報を修
正し、もつて回線に送出し得る画信号送出制御装
置を提供することにある。

上記目的を達成するために本考案では、画像が
記録された媒体を行毎に走査し、単位走査毎に画
像から読取つた黒白の画信号を出力する変換手段
と、画信号を蓄積するメモリを有し、単位走査毎
に該変換手段が出力する画信号を該メモリに蓄積
し、回線の送出速度に応じた所定周期で該メモリ
から該画信号を読出す画信号送出制御装置におい
て、画信号を蓄積するメモリを第１と第２のメモ
リと成し、単位走査毎の画信号を該第１または第
２のメモリに供給する画信号供給手段と、該第１
または第２のメモリから画信号を読出す読出手段
と、該画信号供給手段及び該読出手段をそれぞれ
所定周期で読出側または供給側に切替えると共に
単位走査毎の画信号の供給を第１または第２のメ
モリの一方に切替え且つ画信号読出しを他方のメ
モリからに切替えるよう制御するスイツチ手段を
設け、画信号供給側に接続した一方のメモリに対
しては、前記記録媒体の単位走査を複数回行な
い、前記初回走査時の黒白の画信号を供給蓄積
し、前記次回走査時には該変換手段が検出した黒
の画信号を供給して蓄積された画信号を修正せし
め、画信号読出側に接続した他方のメモリから画
信号を読出すようにしたものである。

以下、図面により本考案を詳述する。

第２図の構成説明 第２図は本考案の実施例の原理ブロツク図であ
る。図中、WCTは書込カウンタ、RCTは読出カ
ウンタ、CONTは制御部、CCDは読取素子、SW
１，SW２はスイツチ、MEML，MEMRはメモリ
である。尚、同図においては、原稿の１行分（例
えば、第１図のｌ３）の画信号を送信する前に、
同行ｌ３を２回走査するようにし、第１回目の走
査で得られた黒白の画信号はそのままメモリに蓄
積し、第２回目の走査では検出した黒の画信号だ
けをメモリに供給するようにしたもので、画信号
は１行当り例えば1024ビツトの画素信号で構成さ
れ、各メモリMEML，MEMRは各々512ビツトの
画素信号を蓄積するようにしてあり、１行分を走
査したときの1024ビツトの画素信号をスイツチ
SW１で切替え、左半分の512ビツトをメモリ
MEMLに、右半分の512ビツトをメモリMEMRに
入力蓄積している。

第２図の動作説明 第４図に示す送信信号SDを第２図に示す装置
で作成する場合、先ず、読取素子のCCDからの
読取信号RDの前半の512ビツトと書込カウンタ
WCTの出力する破線で示す制御信号はスイツチ
SW１を介してメモリMEMLに書込信号LWとし
て与えられ、書込カウンタWCTの制御に基づい
て読取信号RDを書込ませるように制御され、送
信信号SDの送出速度に応じた所定周期後に、ス
イツチSW１とスイツチSW２とは制御部CONT
によつて各々切替えられる。読出し側スイツチ
SW２がメモリMEML側に切替えられ、書込側ス
イツチSW１がメモリMEMR側に切替えられる
と、メモリMEMRには前述と同様に読取信号RD
の後半の512ビツトと書込カウンタWCTからの制
御信号が書込信号RWとして与えられ、書込カウ
ンタWCTの制御に基づいて読取信号RDを書込ま
せるように制御される。

またメモリMEMLには読出カウンタRCTの制
御信号が入力されることで、図示されない回線の
伝送速度に応じてメモリMEMLから読出信号LR
が読出され、スイツチSW２を介して回線に送信
信号SDを送出するように制御される。

このメモリMEMLから読出信号LRが読出さ
れ、スイツチSW１、スイツチSW２が切替わる
前に書込中のメモリMEMRには画像を複数回走
査して得られた読取信号RDによつて複数回の書
込み（初回は黒白画信号、次回以降は黒画信号の
み）が行なわれるように制御される。

この切替動作及び書込動作を第３図及び第４図
の本考案の具体例のブロツク図、及びタイムチヤ
ートを基に更に詳しく説明する。

第３図の構成説明 第３図中、第２図に図示されるものと対応する
ものは同一記号で示されている。ここで、MICL
とMICRはそれぞれメモリMEMLとメモリMEMR
専用のモード指定部で、書込み又は読出しのモー
ドを指定するもの。次の、AICLとAICRはそれ
ぞれメモリMEMLとメモリMEMR専用のアドレ
ス指定部で、読取信号RDに対しては書込アドレ
スを、また送信信号SDに対しては読出アドレス
を指定するもの。また、ADRL，ADRRはそれぞ
れメモリMEMLとメモリMEMR専用のアドレス
信号であつて、Ａ１〜Ａ５，A′１〜A′３はアン
ドゲート、Ｏ１〜Ｏ５，O′１〜O′２はオアゲー
トである。

第３図中のカウンタ（WCT，RCT）機能説明 更に、書込カウンタWCTと読出カウンタRCT
は以下に述べる機能をそれぞれ備えている。

即ち、各々所定周波数のクロツク信号を画素
信号のビツト数以上計数してその計数値を出力
することにより、読出カウンタRCTは読出ア
ドレス信号RA１〜ｎを、一方、書込カウンタ
WCTは書込アドレス信号WA１〜ｎをそれぞ
れ出力する第１の機能を、 計数値が前述した一行の前半分のビツト数で
ある０〜511を計数する間、及び一行の後半分
の512〜1023を計数する間、（即ち０〜1023を計
数する間）で出力を一定のレベル例えばレベル
“１”に保持する第２の機能、即ち、書込カウ
ンタWCTでは書込メモリ指定信号IWSL，
IWSRを交互にレベル“１”に保持し、一方、
読出カウンタRCTでは切替信号IS１，IS２を
交互にレベル“１”に保持する第２の機能を、 更に、読出カウンタRCTの場合は、計数値
がｍ〜511（０≦ｍ＜511）迄を計数する間
〔IW２Ｒ〕、512〜ｎ（512＜ｎ≦1023）迄を計
数する間〔IW２Ｌ〕、1024〜ｒ（０）〔ｒ
（０）はカウンタ値が“０”に戻るリターン・
ゼロを示す〕を計数する間のそれぞれで、出力
をレベル“１”に保持する第３の機能を、それ
ぞれが有している。

上記の書込カウンタWCTは読取素子CCDの読
取速度に同期したクロツクで駆動され、また、上
記の読出カウンタRTCは送信回線の送出速度に
同期したクロツクで駆動され、各々の書込カウン
タWCTと読出カウンタRCTは計数値“０”の時
点で同期するよう制御されている。

尚、読出カウンタRCTとカウンタWCTの出力
に示す記号は、各回路の同一記号の付された入力
線に対して接続される事を示している。

ここで、アドレス指定部AICLは論理ゲートＡ
２，Ａ３，Ｏ２をメモリMEML内のアドレスを
指定するのに必要な個数だけ有し、他方のアドレ
ス指定部AICRはアドレス指定部AICLに同一な
論理ゲートA′２，A′３，O′２で構成され、その
入力信号については、アドレス指定部AICLと異
なる信号は、書込メモリ指定信号IWSLに替えた
書込メモリ指定信号IWSRと、書込指定信号
IWOLに替えた書込指定信号IWORと、切替信号
IS１に替えた切替信号IS２とである。

第３図の動作説明 以下に第４図のタイムチヤートを基に第３図の
ブロツク図の動作を説明する。

尚、動作説明は読出カウンタRCTのクロツク
区分により、第一期間（1024〜ｒ（０））、第二期
間（０〜511）、第三期間（512〜1023）、第四期間
（1024〜ｒ（０））……で行なう。

第一期間（1024〜ｒ（０）） 先ず、書込カウンタWCTが動作して計数を開
始すると、前述の第１の機能により書込アドレス
信号WA１〜ｎを出力すると同時に、第２の機能
により計数値が０〜511までは書込メモリ指定信
号IWSLを、また、512〜1023までは書込メモリ
指定信号IWSRをそれぞれレベル“１”で出力
し、以降書込カウンタWCTは計数が０に戻る毎
にこれを反復していく。

一方、読出カウンタRCTは前述の第３の機能
により、1024〜ｒ（０）の間にレベル“１”とな
る書込指定信号IW１を出力し、この出力をオア
ゲートＯ４およびＯ３を介して、それぞれIWOL
とIWOR（第４図のLWOL，IWOR中における破
線部分）として出力する。

この書込指定信号IW１がレベル“１”の期
間に、モード指定部MICLでは、アンドゲート
Ａ１はレベル“１”となる読取信号RDの黒ビ
ツトが入力されると“開”となり、オアゲート
Ｏ１を介してメモリMEMLを書込モードにす
る状態〓W2〓となる。

このとき、書込カウンタWCTが０〜511を計
数する期間であれば、アドレス指定部AICLで
は、アンドゲートＡ２に入力される書込アドレ
ス信号WA１〜ｎは、レベル“１”となつた書
込指定信号IWOL（第４図中の破線部分）と書
込メモリ指定信号IWSLとにより、アンドゲー
トＡ２が“開”となるから、オアゲートＯ２を
介してメモリMEMLに対する書込のアドレス
情報ADRL０〜５１１として与えられる。

また、上記の書込指定信号IW１がレベル
“１”になつている同じ期間では、モード指定
部MICRでは、書込指定信号IW１がオアゲート
O′１を介してメモリMEMRに供給され、この
全期間でメモリMEMRを書込モードにする状
態〓W1〓とする。

このとき、書込カウンタWCTが512〜1023を
計数する期間であれば、アドレス指定部AICR
には書込アドレス信号WA１〜ｎが供給されて
おり、書込メモリ指定信号IWSRと、オアゲー
トＯ３を介したレベル“１”となつている書込
指定信号IW１である書込指定信号IWORと、
上記の書込アドレス信号WA１〜ｎの３者がア
ンドゲートA′２に入力されているから、アン
ドゲートA′２に供給されている書込アドレス
信号WA１〜ｎは、オアゲートO′２を介してメ
モリMEMRに対する書込のアドレス情報
ADRR５１２〜１０２３として与えられ、メモ
リMEMRの入力端子Diに入力される読取信号
RDが全てアドレス指定部AICRで指定されたア
ドレスADRR５１２〜１０２３に蓄積される。

以上の説明に関連して、第４図のADRL及び
ADRRは、各メモリMEML及びMEMRに対す
るモード信号を示し、読取信号RDを全て各メ
モリMEML，MEMRに書込む状態は〓W1〓で
示し、黒レベルの信号によつて既に蓄積済みの
読取信号RDを修正書込みする状態は〓W2〓で
各々示している。

第二期間（０〜511） メモリMEMRへの書込み〓W1〓及びメモリ
MEMLへの修正書込み〓W2〓を終了した以後
に、書込カウンタWCTと読出カウンタRCTのい
ずれもが“０”を計数すると、書込カウンタ
WCTは再び０から計数を開始し、計数値が０〜
511と512〜1023のそれぞれの間で書込アドレス信
号WA１〜ｎ、書込メモリ指定信号IWSL，IWSR
を出力し、 一方、読出カウンタRCTからは切替信号IS１
がレベル“１”となつて出力されると共にメモリ
MEMLもしくはMEMRの読出アドレス信号とし
てRA１〜ｎがアドレス指定部AICL及びAICRに
供給される。

アドレス指定部AICLでは、切替信号IS１が
レベル“１”であるため、アンドゲートＡ３及
びオアゲートＯ２を介してメモリMEMLに読
出アドレス信号RA１〜ｎを読出しのアドレス
情報ADRL０〜５１１として供給する。尚この
期間で、アンドゲートＡ２は書込指定信号
IWOLがレベル“０”なので“閉”となり書込
アドレス信号WA１〜ｎの出力を阻止してい
る。

また、モード指定部MICLは入力である信号
IW２Ｌ及び書込指定信号IW１が共にレベル
“０”であるためにオアゲートＯ１からの出力
はレベル“０”となり、メモリMEMLを読出
しモードにする状態〓Ｒ〓とする。また、メモ
リMEMLから読出した送信信号SDは切替信号
IS１により“開”状態となつたスイツチSW２
のアンドゲートＡ４及びオアゲートＯ５を介し
て、メモリMEMLから読出した一行の左半分
の画信号が回線に送出される。

因に、こうしたメモリMEML，MEMRが読
出しモード状態にある事を第４図のメモリ
MEMLに対応する信号ADRL、メモリMEMR
に対応する信号ADRRでは、〓Ｒ〓で示してあ
る。

同じ期間に、読出カウンタRCTは前記第３
の機能によつて“ｍ”を計数してから、“511”
となる迄、レベル“１”を信号IW２Ｒとして
出力する。この信号IW２Ｒはモード指定部
MICRのアンドゲートA′１に入力され、アンド
ゲートA′１はレベル“１”となる読取信号RD
の黒ビツトが入力されると“開”となり、オア
ゲートO′１を介してメモリMEMRを書込モー
ドにする状態〓W2〓となる。この時、メモリ
MEMRの書込みアドレス情報ADRR５１２〜
１０２３は、書込カウンタWCTの書込アドレ
ス信号WA１〜ｎによつて成され、書込メモリ
指定信号IWSRがレベル“１”となり、信号IW
２Ｒの出力期間中、つまり書込指定信号IWOR
のレベル“１”の期間中にメモリMEMRに供
給される。

第三期間（512〜1023） 次に、読出カウンタRCTが“512”を計数する
と、切替信号IS１の代りに切替信号IS２が立上
り、更に信号IW２Ｒの代りに信号IW２Ｌが立上
がる。これによりメモリMEMLは書込みモード
にされ、メモリMEMRは読出しモードにされ
る。

つまり、メモリMEMLについてみると、モ
ード指定部MICLには信号IW２Ｌが（読出カウ
ンタRCTが“ｎ”をカウントする迄）レベル
“１”で入力され、オアゲートＯ１を介してメ
モリMEMLを書込みモードにする状態〓W1〓
となり、書込アドレスは、書込カウンタWCT
が計数値０〜511を計数することで書込メモリ
指定信号IWSLがレベル“１”となり、また読
出カウンタRCTからはオアゲートＯ４を介し
て書込指定信号IWOLがレベル“１”となるか
ら、書込カウンタWCTの書込アドレス信号
WA１〜ｎがアンドゲートＡ２、オアゲートＯ
２を介してメモリMEMLのアドレス情報０〜
５１１として供給される。

一方、メモリMEMRについてみると、切替
信号IS２がレベル“１”となり、また信号IW
２Ｒがレベル“０”なのでオアゲートＯ３を介
した書込指定信号IWORもレベル“０”となる
ため、モード指定部MICRの入力はレベル
“０”であり、出力もレベル“０”となつて読
出しモードとなる〓Ｒ〓になると共に、アドレ
ス指定部AICRではアンドゲートA′２が“閉”
状態、アンドゲートA′３が“開”状態となつ
て、読出アドレス信号RA１〜ｎだけがオアゲ
ートO′２を介してメモリMEMRにアドレス情
報ADRR５１２〜１０２３として供給される。
また切替信号IS２はスイツチSW２内のアンド
ゲートＡ５を〓開〓状態にするため、メモリ
MEMRから読出した一行の右半分の画信号が
アンドゲートＡ５、オアゲートＯ５を介して回
線に送出される。

以上の説明により、記録媒体上に記録された
画像の内の読取りの行なわれた一行分の読取信
号RDが、一旦各メモリMEML，MEMRに半分
づつ蓄積（状態〓W1〓）され、修正（状態
〓W2〓）された後に、読出（状態〓Ｒ〓、〓Ｒ〓）
され、連続した送信信号SDとして回線に送出
されることになる。

第四期間（1024〜ｒ（０）） メモリMEMRの読出し状態〓Ｒ〓である期間
が終了すると、送信信号SDは同期信号送出期間
Ｔに入る。

この期間Ｔの間にメモリMEMLでは前述の如
く、既に書込みモードにした状態〓W1〓におい
て記録された画像信号を修正モード〓W2〓によ
つて修正し、一方、メモリMEMRでは新たな走
査行からの読取信号RDの書込み期間〓W1〓にて
行なうようにする。

尚、この同期信号送出期間Ｔには、図示されな
い回路系から読出カウンタRCTの書込指定信号
IW１の出力期間中に同期信号が作成されて出力
される。

本考案の効果 以上詳細に説明した如く、本考案によれば、２
つのメモリを設け、また走査を複数回行なうこと
により、一方のメモリからデータを読出している
間に他方のメモリへ初回走査時の画信号を蓄積
し、また次回走査時の画信号で修正を行ない、し
かもその修正に際しては、画像から読取つた黒画
素のみで行なつているから、効率良く正しい信号
を伝送できるばかりか、メモリの容量を一行分の
データを蓄積する容量だけにすることができる画
信号送出制御装置が実現される。

【図面の簡単な説明】

第１図はフアクシミリ装置の画像読取方法の説
明図、第２図は本考案の原理を説明するブロツク
図、第３図は本考案の一実施例のブロツク図で、
第４図は第３図の動作タイムチヤートである。 図中、１は文字、１〜６は行、１０は細い線、
CCDは読取素子、SW１，SW２はスイツチ、
MEML，MEMRはメモリ、WCTは書込カウン
タ、RCTは読出カウンタ、CONTは制御部、RD
は読取信号、SDは送信信号、LW，RWは書込信
号、LR，RRは読出信号、AICL，AICRはアドレ
ス指定部、MICL，MICRはモード指定部、
ADRL０〜５１１，ADRR５１２〜１０２３はア
ドレス情報、WA１〜ｎは書込アドレス信号、
RA１〜ｎは読出アドレス信号、IWSL，IWSRは
書込メモリ指定信号、IW１，IWOL，IWOR，
IW２Ｌ，IW２Ｒは書込指定信号、IS１，IS２は
切替信号である。

Claims (1)

【実用新案登録請求の範囲】
1. 画像が記録された媒体を行毎に走査し、単位走
   査毎に画像から読取つた黒白の画信号を出力する
   変換手段と、画信号を蓄積するメモリを有し、単
   位走査毎に該変換手段が出力する画信号を該メモ
   リに蓄積し、回線の送出速度に応じた所定周期で
   該メモリから該画信号を読出す画信号送出制御装
   置において、画信号を蓄積するメモリを第１と第
   ２のメモリと成し、単位走査毎の画信号を該第１
   または第２のメモリに供給する画信号供給手段
   と、該第１または第２のメモリから画信号を読出
   す読出手段と、該画信号供給手段及び該読出手段
   をそれぞれ所定周期で読出側または供給側に切替
   えると共に単位走査毎の画信号の供給を第１また
   は第２のメモリの一方に切替え且つ画信号読出し
   を他方のメモリからに切替えるよう制御するスイ
   ツチ手段を設け、画信号供給側に接続した一方の
   メモリに対しては、前記記録媒体の単位走査を複
   数回行ない、前記初回走査時の黒白の画信号を供
   給蓄積し、前記次回走査時には該変換手段が検出
   した黒の画信号を供給して蓄積された画信号を修
   正せしめ、画信号読出側に接続した他方のメモリ
   から画信号を読出すことを特徴とする画信号送出
   制御装置。