JPS6060753A - 半導体装置 - Google Patents
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- 239000000758 substrate Substances 0.000 abstract description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ブレーナ形トランジスタ、特に、その高耐圧
化を実現するだめの構造に関する。
化を実現するだめの構造に関する。
従来例の構成とその問題点
プレーナ形トランジスタは、バイポーラ形半導体集積回
路（以下単にＩＣと記す）の中心となる回路要素であり
、高耐圧ＩＣの実現のためには、プレーナ形トランジス
タの高耐圧化が必要である。
路（以下単にＩＣと記す）の中心となる回路要素であり
、高耐圧ＩＣの実現のためには、プレーナ形トランジス
タの高耐圧化が必要である。
ところで、現在のＩＣの基本となる製造プロセスは、ｎ
ｐｎ 形プレーナプロセスであり、ｐ形シリコン基体上
に形成したｎ形エピタキシャル層を島状に分離し、この
中へ周知のプレーナプロセスを採用してトランジスタ、
抵抗あるいはダイオードなどの回路要素の作り込みがな
されている。
ｐｎ 形プレーナプロセスであり、ｐ形シリコン基体上
に形成したｎ形エピタキシャル層を島状に分離し、この
中へ周知のプレーナプロセスを採用してトランジスタ、
抵抗あるいはダイオードなどの回路要素の作り込みがな
されている。
このＩＣの耐圧を決定するトランジスタの耐圧を高める
にあたり、通常は、ｎ形エピタキシャル層の不純物濃度
を低くするとともに厚みを増大させ、コレクタとなるｎ
形エピタキシャル層内へ空乏層が十分に広がるようにし
た構造上の配慮が拡われている。この構造とするならば
、トランジスタの絶縁分離領域を形成するだめの不純物
拡散処理に長い時間を要すること、厚いｎ形エピタキシ
ャル層を貫通しうる拡散長が長い絶縁分離領域を形成し
た場合、拡散窓の端縁部からの横方向の広がりが増し、
この絶縁分離領域によって占拠される面積が増すところ
となり、ＩＣの面積が増大するととなどコストの高騰を
招く不都合が生じる。このような不都合の発生を防ぎ、
ＩＣの高耐圧化をはかるため、第１図で示すようにトラ
ンジスタ１のコレクタエミッタ間にトランジスタ２のコ
レクタエミッタ回路を接続し、トランジスタ１がしゃ断
時にトランジスタ２を導通状態とするようにした回路面
からの対応策が提案されるに至っている。
にあたり、通常は、ｎ形エピタキシャル層の不純物濃度
を低くするとともに厚みを増大させ、コレクタとなるｎ
形エピタキシャル層内へ空乏層が十分に広がるようにし
た構造上の配慮が拡われている。この構造とするならば
、トランジスタの絶縁分離領域を形成するだめの不純物
拡散処理に長い時間を要すること、厚いｎ形エピタキシ
ャル層を貫通しうる拡散長が長い絶縁分離領域を形成し
た場合、拡散窓の端縁部からの横方向の広がりが増し、
この絶縁分離領域によって占拠される面積が増すところ
となり、ＩＣの面積が増大するととなどコストの高騰を
招く不都合が生じる。このような不都合の発生を防ぎ、
ＩＣの高耐圧化をはかるため、第１図で示すようにトラ
ンジスタ１のコレクタエミッタ間にトランジスタ２のコ
レクタエミッタ回路を接続し、トランジスタ１がしゃ断
時にトランジスタ２を導通状態とするようにした回路面
からの対応策が提案されるに至っている。
この方法は、一般的な構造のプレーナ形ｎｐｎ）ランジ
スタのエミッタ開放のコレクタベース間耐圧（ＢｖｃＢ
Ｏ） とベース開放のコレクタ端子ッただし、ｎは接合
で決まる定数 の関係があり、また、ベースエミッタ間の抵抗が小さい
と、ベースエミッタ間に抵抗を接続したときのコレクタ
エミッタ間耐圧ＢｖｃＥＲがＢｖｃＢ。
スタのエミッタ開放のコレクタベース間耐圧（ＢｖｃＢ
Ｏ） とベース開放のコレクタ端子ッただし、ｎは接合
で決まる定数 の関係があり、また、ベースエミッタ間の抵抗が小さい
と、ベースエミッタ間に抵抗を接続したときのコレクタ
エミッタ間耐圧ＢｖｃＥＲがＢｖｃＢ。
に近づく性質を利用している。す々ゎち、図示する回路
で、トランジスタ１がしゃ断状態にあるとキ、トランジ
スタ２を導通させると、トランジスタ１のベースエミッ
タ間の抵抗が減少するため、トランジスタ１のコレクタ
エミッタ間耐圧ＢｖｃＲＥがコレクタベース間耐圧Ｂｖ
ｃＢＯに近づく。したがって、コレクタ端子の耐圧は、
トランジスタ２がない場合にＢｖｃＥｏ であったもの
が、トランジスタ２の付加によりＢＶｃＢＯへと増大す
る。
で、トランジスタ１がしゃ断状態にあるとキ、トランジ
スタ２を導通させると、トランジスタ１のベースエミッ
タ間の抵抗が減少するため、トランジスタ１のコレクタ
エミッタ間耐圧ＢｖｃＲＥがコレクタベース間耐圧Ｂｖ
ｃＢＯに近づく。したがって、コレクタ端子の耐圧は、
トランジスタ２がない場合にＢｖｃＥｏ であったもの
が、トランジスタ２の付加によりＢＶｃＢＯへと増大す
る。
ところで、このような回路をＩＣ化するためには、トラ
ンジスタ１と２を独立させてＩＣ内へ作り込まねばなら
ず、トランジスタ２によって占拠される基板面積分だけ
ＩＣの面積が増大すること、さらに、トランジスタ２を
トランジスタ１のしゃ断時に飽和動作させるため、回路
の消費電力が増力ｎすることなどの問題が派生する。
ンジスタ１と２を独立させてＩＣ内へ作り込まねばなら
ず、トランジスタ２によって占拠される基板面積分だけ
ＩＣの面積が増大すること、さらに、トランジスタ２を
トランジスタ１のしゃ断時に飽和動作させるため、回路
の消費電力が増力ｎすることなどの問題が派生する。
発明の目的
本発明は、プレーナ形トランジスタの高耐圧化をはかる
にあたり、半導体基板面積の増加を必要最小限度に抑え
ることができ、しかも、動作時の電力消費を低く抑える
こＸができる構造を具備した半導体装置の提供を目的と
するものである。
にあたり、半導体基板面積の増加を必要最小限度に抑え
ることができ、しかも、動作時の電力消費を低く抑える
こＸができる構造を具備した半導体装置の提供を目的と
するものである。
発明の構成
本発明にかかる半導体装置は、プレーナ形トランジスタ
の中にＭＯ８形トランジスタを一体的に作り込むととも
に、両者を相互接続したものであり、プレーす形トラン
ジスタのコレクタ領域内にベース領域と離間させて同ベ
ース領域と同一導電形の領域が形成され、さらに、同領
域とベース領域間のコレクタ領域部分の表面上にゲート
酸化膜およびゲート電極が形成されるとともに、前記ベ
ース領域と離間させて形成された領域と５工ミツタ領域
間が相互接続れ、コレクタ、ベース、エミッタおよびゲ
ートの４端子を具備する構造のものである。この構造に
よれば、ＭＯ８形トランジスタの作り込みのためにプレ
ーナ形トランジスタのコレクタ面積をわずかに増加させ
るだけでよく、基板面積の増加を必要最少限の値に抑え
ることができる。寸だ、ＭＯＳ ）ランジスタをプレー
ナ形トランジスタのしゃ断時に導通させるならば、第１
図で示した回路と同等の回路動作が実行される。
の中にＭＯ８形トランジスタを一体的に作り込むととも
に、両者を相互接続したものであり、プレーす形トラン
ジスタのコレクタ領域内にベース領域と離間させて同ベ
ース領域と同一導電形の領域が形成され、さらに、同領
域とベース領域間のコレクタ領域部分の表面上にゲート
酸化膜およびゲート電極が形成されるとともに、前記ベ
ース領域と離間させて形成された領域と５工ミツタ領域
間が相互接続れ、コレクタ、ベース、エミッタおよびゲ
ートの４端子を具備する構造のものである。この構造に
よれば、ＭＯ８形トランジスタの作り込みのためにプレ
ーナ形トランジスタのコレクタ面積をわずかに増加させ
るだけでよく、基板面積の増加を必要最少限の値に抑え
ることができる。寸だ、ＭＯＳ ）ランジスタをプレー
ナ形トランジスタのしゃ断時に導通させるならば、第１
図で示した回路と同等の回路動作が実行される。
実施例の説明
以下に図面を参照して本発明の半導体装置について詳し
く説明する。
く説明する。
第２図は、本発明の半導体装置の等価回路図であり、出
力段を構成するプレーナ形トランジスタ３のベースエミ
ッタ間にＭＯ３Ｏ３形ンジスタ４のドレインソース回路
が接続され、コレクタ端子５、ベース端子６、エミッタ
端子７およびゲート端子８の４端子を備えた構成となっ
ている。
力段を構成するプレーナ形トランジスタ３のベースエミ
ッタ間にＭＯ３Ｏ３形ンジスタ４のドレインソース回路
が接続され、コレクタ端子５、ベース端子６、エミッタ
端子７およびゲート端子８の４端子を備えた構成となっ
ている。
第３図は、第２図で示す等何回路を実現する半導体装置
を作り込んだＩＣの断面構造を示す図であり、ｐ形シリ
コン基板９、ｎ＋形埋込領域１０゜ｐ＋形絶縁分離領域
１１、ｎ形エピタキシャル島領域１２、ｐ形ベース領域
１３およびｎ＋形エミッタ領域１４で構成されるｎｐｎ
トランジスタ構造はバイポーラＩＣの代表的なトラン
ジスタ構造である。
を作り込んだＩＣの断面構造を示す図であり、ｐ形シリ
コン基板９、ｎ＋形埋込領域１０゜ｐ＋形絶縁分離領域
１１、ｎ形エピタキシャル島領域１２、ｐ形ベース領域
１３およびｎ＋形エミッタ領域１４で構成されるｎｐｎ
トランジスタ構造はバイポーラＩＣの代表的なトラン
ジスタ構造である。
ところで、本発明の半導体装置では、ｎ形エビタキシャ
ル島領域１２の中へｐ形ベース領域１３を作り込む過程
で、同時にｐ影領域１６を作り込むとともに、シリコン
基板上を覆うＳｉ○２膜１６のｐ形ベース領域１３とｐ
影領域１５の間に位置する部分を除き、この部分にゲー
ト酸化膜１７およびゲ−１・電極１８を形成し、さらに
、各領域に電極１９〜２２を形成したのち、エミッタ電
極２１とｐ影領域１５に設けた電極２２との間を配線層
２３で相互接続した構造となっている。なお、図中２４
はｎｌ 形のオーミックコンタクト用領域、２５は絶縁
膜である。この構造とするならば、ｎ形エピタキシャル
島領域１２の中にｐ形ベース領域１３をドレイン領域、
ｐ影領域１５をソース領域とするＩＶＩＯ８形トランジ
スタがプレーす形トランジスタとともに作り込まれる。
ル島領域１２の中へｐ形ベース領域１３を作り込む過程
で、同時にｐ影領域１６を作り込むとともに、シリコン
基板上を覆うＳｉ○２膜１６のｐ形ベース領域１３とｐ
影領域１５の間に位置する部分を除き、この部分にゲー
ト酸化膜１７およびゲ−１・電極１８を形成し、さらに
、各領域に電極１９〜２２を形成したのち、エミッタ電
極２１とｐ影領域１５に設けた電極２２との間を配線層
２３で相互接続した構造となっている。なお、図中２４
はｎｌ 形のオーミックコンタクト用領域、２５は絶縁
膜である。この構造とするならば、ｎ形エピタキシャル
島領域１２の中にｐ形ベース領域１３をドレイン領域、
ｐ影領域１５をソース領域とするＩＶＩＯ８形トランジ
スタがプレーす形トランジスタとともに作り込まれる。
以上のような構造をもち、第２図の等何回路であられさ
れる本発明の半導体装置をスイッチング動作させる場合
、トランジスタ３が導通のときにはコレクタ端子６は低
電位になり、このため、ＭＯ３形ト形トランジスタ基板
電位は低電位となっている。したがって、ゲート端子８
の電位を高電位とするならばＭＯ８形トランジスタ４は
しゃ断状態に保たれ、回路動作には何等関寿しない。
れる本発明の半導体装置をスイッチング動作させる場合
、トランジスタ３が導通のときにはコレクタ端子６は低
電位になり、このため、ＭＯ３形ト形トランジスタ基板
電位は低電位となっている。したがって、ゲート端子８
の電位を高電位とするならばＭＯ８形トランジスタ４は
しゃ断状態に保たれ、回路動作には何等関寿しない。
一方、トランジスタ３がしゃ断状態になるとコレクタ端
子５は高電位と々す、ＭＯ８形トランジスタ４の基板電
位は高電位になる。したがって、ゲート端子８の電位を
低電位とすることによりＭＯ８形トランジスタ４が導通
し、トランジスタ３のベースエミッタ間は小さな抵抗に
より結合された状態になる。このため、トランジスタ３
のコレクタ端子の耐圧はＢｖｃＢＯの値と同等になる。
子５は高電位と々す、ＭＯ８形トランジスタ４の基板電
位は高電位になる。したがって、ゲート端子８の電位を
低電位とすることによりＭＯ８形トランジスタ４が導通
し、トランジスタ３のベースエミッタ間は小さな抵抗に
より結合された状態になる。このため、トランジスタ３
のコレクタ端子の耐圧はＢｖｃＢＯの値と同等になる。
また、ＭＯ８形トランジスタ４の駆動が電圧駆動となる
ため、電力消費が減少する。
ため、電力消費が減少する。
なお、本発明の半導体装置では、コレクタ領域の中にベ
ース領域とは異なる領域を余分に作り込む必要があり、
このだめの面積を予め確保しておかねばならないが、こ
のことによる基板面積の増加は、１個のトランジスタを
独立に作る場合の面積増加にくらべればはるかに小さい
値である。
ース領域とは異なる領域を余分に作り込む必要があり、
このだめの面積を予め確保しておかねばならないが、こ
のことによる基板面積の増加は、１個のトランジスタを
独立に作る場合の面積増加にくらべればはるかに小さい
値である。
以上、本発明をＩＣの構造を例して説明したが、本発明
の半導体装置の構造は単体のプレーす形トランジスタに
も適用可能である。
の半導体装置の構造は単体のプレーす形トランジスタに
も適用可能である。
発明の効果
本発明の半導体装置は、基板面積の増加を極めて微小な
増加に抑えてプレーナ形トランジスタの高耐圧化を実現
しうるものであるだめ、製造コストの高騰を抑えること
ができる。また、高耐圧化をはかるだめに付加する素子
の駆動が電圧駆動となるため、この素子における電力消
費が大幅に低減される効果も奏される。
増加に抑えてプレーナ形トランジスタの高耐圧化を実現
しうるものであるだめ、製造コストの高騰を抑えること
ができる。また、高耐圧化をはかるだめに付加する素子
の駆動が電圧駆動となるため、この素子における電力消
費が大幅に低減される効果も奏される。
第１図は、プレーナ形トランジスタの高耐圧化を図るた
めに提案されている従来の回路図、第２図は、本発明の
半導体装置の等価回路図、第３図は、本発明の半導体装
置の構造を例示する断面図である。 １〜３・・・・・・バイポーラ形トランジスタ、４・・
・・・・ＭＯ３形トランジスタ、６・・・・・コレクタ
端子、６・・・・−・ベース端子、７・・・エミッタ端
子、８・・・・・・ゲート端子、９・・・・・ｐ形シリ
コン基板、１ｏ・・・・・ｎ＋形埋込領域、１１・・・
・・・ｐ＋形絶縁分離領域、１２・・・・・ｎ形エピタ
キシャル島領域、１３・・・ｐ形ベース領域、１４・・
・・・ｎ＋形エミッタ領域、１５・・・・・・ｐ影領域
、１６・・・・・・Ｓ １０２膜、１７・・・・・・ゲ
ート酸化膜、１８・・・・・・ゲート電極、１９〜２２
・・・・・・電極、２３・・・・・・配線層、２４・・
・・・ｎ＋形オーミックコンタクト用領域、２５・・・
・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｆ 第２図 第３図
めに提案されている従来の回路図、第２図は、本発明の
半導体装置の等価回路図、第３図は、本発明の半導体装
置の構造を例示する断面図である。 １〜３・・・・・・バイポーラ形トランジスタ、４・・
・・・・ＭＯ３形トランジスタ、６・・・・・コレクタ
端子、６・・・・−・ベース端子、７・・・エミッタ端
子、８・・・・・・ゲート端子、９・・・・・ｐ形シリ
コン基板、１ｏ・・・・・ｎ＋形埋込領域、１１・・・
・・・ｐ＋形絶縁分離領域、１２・・・・・ｎ形エピタ
キシャル島領域、１３・・・ｐ形ベース領域、１４・・
・・・ｎ＋形エミッタ領域、１５・・・・・・ｐ影領域
、１６・・・・・・Ｓ １０２膜、１７・・・・・・ゲ
ート酸化膜、１８・・・・・・ゲート電極、１９〜２２
・・・・・・電極、２３・・・・・・配線層、２４・・
・・・ｎ＋形オーミックコンタクト用領域、２５・・・
・・絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｆ 第２図 第３図
Claims (2)
- （１） プレーナ形トランジスタのコレクタ領域内にベ
ース領域と離間させて同ベース領域と同一導電形の領域
が形成され、さらに、同領域とベース領域間のコレクタ
領域部分の表面上にゲート酸化膜およびゲート電極が形
成されるとともに、前記ベース領域と離間させて形成さ
れた領域とエミッタ領域間が相互接続され、コレクタ、
ベース、エミッタおよびゲートの４端子を具備すること
を特徴とする半導体装置。 - （２） コレクタ領域が、バイポーラ形半導体集積回路
のエピタキンヤル島領域であることを特徴とする特許請
求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16965783A JPS6060753A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16965783A JPS6060753A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6060753A true JPS6060753A (ja) | 1985-04-08 |
Family
ID=15890519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16965783A Pending JPS6060753A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060753A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449946A (en) * | 1993-03-10 | 1995-09-12 | Nippondenso Co., Ltd. | Semiconductor device provided with isolation region |
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US6104078A (en) * | 1994-03-09 | 2000-08-15 | Denso Corporation | Design for a semiconductor device having elements isolated by insulating regions |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
-
1983
- 1983-09-14 JP JP16965783A patent/JPS6060753A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644157A (en) * | 1992-12-25 | 1997-07-01 | Nippondenso Co., Ltd. | High withstand voltage type semiconductor device having an isolation region |
| US5449946A (en) * | 1993-03-10 | 1995-09-12 | Nippondenso Co., Ltd. | Semiconductor device provided with isolation region |
| US6104078A (en) * | 1994-03-09 | 2000-08-15 | Denso Corporation | Design for a semiconductor device having elements isolated by insulating regions |
| US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
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