JPH01198076A - 半導体装置 - Google Patents
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- JPH01198076A JPH01198076A JP63023252A JP2325288A JPH01198076A JP H01198076 A JPH01198076 A JP H01198076A JP 63023252 A JP63023252 A JP 63023252A JP 2325288 A JP2325288 A JP 2325288A JP H01198076 A JPH01198076 A JP H01198076A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、例えば大電力高速スイッチング素子をモノ
リシックで実現した半導体装置に関するものである。
リシックで実現した半導体装置に関するものである。
平面ゲート形のＭＯＳＦＥＴ（電界効果トランジスタ）
やＩ Ｇ Ｂ Ｔ （Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ
ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート形電
界効果トランジスタ）に比較して縦型ゲート構造のＭＯ
ＳＦＥＴやＩ ＧＢＴはゲートを集積化することができ
るので、より小形で大きい電流駆動能力が得られる。
やＩ Ｇ Ｂ Ｔ （Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ
ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート形電
界効果トランジスタ）に比較して縦型ゲート構造のＭＯ
ＳＦＥＴやＩ ＧＢＴはゲートを集積化することができ
るので、より小形で大きい電流駆動能力が得られる。
第３図は縦形ゲート構造の従来のＮチャンネルＩＧＢＴ
の構造を示す側断面図である。
の構造を示す側断面図である。
この図において、２１はｐ形不純物がドープされたｐ＋
ドレイン層となるシリコン基板で、不純物濃度は一般に
高＜ １０ ”ｃｍ−３程度である。２２は前記シリコ
ン基板２１上にエピタキシャル成長によって形成された
ｎ−ベース層、２３は前記ｎ−ベース層２２にｐ形不純
物を拡散して形成したｐ＋ベース層、２４は前記ｐ＋ベ
ース層３にざらに遭択拡散を行って形成したｎゝエミッ
タ層、２５はゲート形成用のトレンチ溝で、ｎ９工ミツ
タ層２４、ｐ１ベース層２３を突き抜けてｎ−ベース層
２２まで達する深さで掘られている。２６はゲート酸化
膜で、トレンチ溝２５の内壁を酸化するか、または酸化
シリコンを表面成長させることによって形成されている
。２７は前記トレンチ溝２５を埋め込むポリシリコン、
２８はソース電極（エミッタ電極に相当）で、ラッチア
ップ耐量を増加させるためにｐ＋ベース層２３、ｎ＋エ
ミッタ層２４をショートしている。２９はゲート電極（
ベース電極に相当）で、ゲート酸化膜２６の表面に形成
されている。３０はドレイン電極（コレクタ電極に相当
）で、シリコン基板２１の裏面全体に形成されている。
ドレイン層となるシリコン基板で、不純物濃度は一般に
高＜ １０ ”ｃｍ−３程度である。２２は前記シリコ
ン基板２１上にエピタキシャル成長によって形成された
ｎ−ベース層、２３は前記ｎ−ベース層２２にｐ形不純
物を拡散して形成したｐ＋ベース層、２４は前記ｐ＋ベ
ース層３にざらに遭択拡散を行って形成したｎゝエミッ
タ層、２５はゲート形成用のトレンチ溝で、ｎ９工ミツ
タ層２４、ｐ１ベース層２３を突き抜けてｎ−ベース層
２２まで達する深さで掘られている。２６はゲート酸化
膜で、トレンチ溝２５の内壁を酸化するか、または酸化
シリコンを表面成長させることによって形成されている
。２７は前記トレンチ溝２５を埋め込むポリシリコン、
２８はソース電極（エミッタ電極に相当）で、ラッチア
ップ耐量を増加させるためにｐ＋ベース層２３、ｎ＋エ
ミッタ層２４をショートしている。２９はゲート電極（
ベース電極に相当）で、ゲート酸化膜２６の表面に形成
されている。３０はドレイン電極（コレクタ電極に相当
）で、シリコン基板２１の裏面全体に形成されている。
また、第４図は第３図に示したＩ ＧＢＴの等価回路図
である。
である。
この図において、第３図と同一符号は同一部分に対応し
、３１は前記ｐ＋ベース層２３中のシリーズ抵抗成分、
３２は前記ｎ１工ミツタ層２４゜前記ｐ４ベース層２３
および前記ｎ−ベース層２２から構成されるＮＰＮトラ
ンジスタ、３３は前記ｐ＋ベース層２３．前記ｎ−ベー
ス層２２および前記シリコン基板２１から構成されるＰ
ＮＰトランジスタ、３４は前記ｎ−ベース層２２中の可
変抵抗成分、３５は縦形ゲート部分に形成されているＭ
ＯＳＦＥＴである。なお、この縦形ゲートのＭＯＳＦＥ
Ｔ３５の部分は、例えば特開昭６１−２６２６１号公報
に記載されたような工程によって製作される。
、３１は前記ｐ＋ベース層２３中のシリーズ抵抗成分、
３２は前記ｎ１工ミツタ層２４゜前記ｐ４ベース層２３
および前記ｎ−ベース層２２から構成されるＮＰＮトラ
ンジスタ、３３は前記ｐ＋ベース層２３．前記ｎ−ベー
ス層２２および前記シリコン基板２１から構成されるＰ
ＮＰトランジスタ、３４は前記ｎ−ベース層２２中の可
変抵抗成分、３５は縦形ゲート部分に形成されているＭ
ＯＳＦＥＴである。なお、この縦形ゲートのＭＯＳＦＥ
Ｔ３５の部分は、例えば特開昭６１−２６２６１号公報
に記載されたような工程によって製作される。
次に動作について説明する。
ソース電８ｉ２８に対してゲート電８ｉ２９を正に電圧
印加すると、ｐ＋ベース層２３とトレンチ溝２５の界面
にＮ型チャネルが形成され、ＭＯＳＦＥＴ３５が導通状
態となる。また、ソース電極２８に対して正の電圧がド
レイン電極３ｏに印加されているので、電子がＮ型チャ
ネルを通ってｎ′″エミッタ層２４からｎ−ベース層２
２に流れ込む。これによってｎ−ベース層２２の電位が
低下し、正孔がシリコン基板２１のｐ＋ドレイン層から
ｎ−ベース層２２に注入される。この結果、ｎ″″ベー
ス層２２に多数の正孔と電子が蓄積されｎ−ベース層２
２の比抵抗値が減少する。等価回路図上では可変抵抗成
分３４が減少することになり、ソース電極２８とドレイ
ン電極３０との間に大電流が流れ、ＩＧＢＴは導通状態
になる。
印加すると、ｐ＋ベース層２３とトレンチ溝２５の界面
にＮ型チャネルが形成され、ＭＯＳＦＥＴ３５が導通状
態となる。また、ソース電極２８に対して正の電圧がド
レイン電極３ｏに印加されているので、電子がＮ型チャ
ネルを通ってｎ′″エミッタ層２４からｎ−ベース層２
２に流れ込む。これによってｎ−ベース層２２の電位が
低下し、正孔がシリコン基板２１のｐ＋ドレイン層から
ｎ−ベース層２２に注入される。この結果、ｎ″″ベー
ス層２２に多数の正孔と電子が蓄積されｎ−ベース層２
２の比抵抗値が減少する。等価回路図上では可変抵抗成
分３４が減少することになり、ソース電極２８とドレイ
ン電極３０との間に大電流が流れ、ＩＧＢＴは導通状態
になる。
この時、ｐ＋ドレイン層から注入された正孔の大部分は
ｎ″″ベース層２層内２内いて、ソース電極２８から流
れ込む電子と再結合するが、残りの正孔はｐ＋ベース層
２３へ流れ込む。この残りに当たる正孔電流は、等価回
路図上のＰＮＰトランジスタ３３を経てＮＰＮトランジ
スタ３２のベース側とシリーズ抵抗成分３１を通ってソ
ース電極２８へ流れ込んでいる。このソース電極２８は
ｎ０工ミツタ層２４とｐ′″ベース層２３をショートし
ているのでシリーズ抵抗成分３１は原理的にゼロである
が、ｐ１ベース層２３に流れ込んだ正孔電流の経路によ
って寄与される抵抗成分の総和を考えたときのシリーズ
抵抗成分３１は無視できない。そして、ソース電極２８
とドレイン電極３０の間を流れる電流が増加するに従っ
て、シリーズ抵抗成分３１を流れる正孔電流も増加する
。
ｎ″″ベース層２層内２内いて、ソース電極２８から流
れ込む電子と再結合するが、残りの正孔はｐ＋ベース層
２３へ流れ込む。この残りに当たる正孔電流は、等価回
路図上のＰＮＰトランジスタ３３を経てＮＰＮトランジ
スタ３２のベース側とシリーズ抵抗成分３１を通ってソ
ース電極２８へ流れ込んでいる。このソース電極２８は
ｎ０工ミツタ層２４とｐ′″ベース層２３をショートし
ているのでシリーズ抵抗成分３１は原理的にゼロである
が、ｐ１ベース層２３に流れ込んだ正孔電流の経路によ
って寄与される抵抗成分の総和を考えたときのシリーズ
抵抗成分３１は無視できない。そして、ソース電極２８
とドレイン電極３０の間を流れる電流が増加するに従っ
て、シリーズ抵抗成分３１を流れる正孔電流も増加する
。
その結果、ソース電極２８とＮＰＮトランジスタ３２の
ベース間の電位差が広がり、ついにはＮＰＮトランジス
タ３２をオン状態にしてしまうことになる。この現象を
ラッチアップといい、ＭＯＳＦＥＴ３５を経由してドレ
イン電極３０からソース電極２８へ流れていた電流が、
Ｎ Ｐ Ｎトランジスタ３２を経由して流れることにな
り、ゲート電極２９によるＩＩＨＸＩが不可能となる。
ベース間の電位差が広がり、ついにはＮＰＮトランジス
タ３２をオン状態にしてしまうことになる。この現象を
ラッチアップといい、ＭＯＳＦＥＴ３５を経由してドレ
イン電極３０からソース電極２８へ流れていた電流が、
Ｎ Ｐ Ｎトランジスタ３２を経由して流れることにな
り、ゲート電極２９によるＩＩＨＸＩが不可能となる。
上記のような従来の縦形ゲート構造Ｉ ＧＢＴでは、ｎ
“エミツタ層２４とｐ＋ベース層２３をショートしてい
るが、これだけではラッチアップを完全に防止できない
ので、電流密度が高くなると等価回路図上のＮＰＮトラ
ンジスタ３２がラッチアップし、素子をゲートでコント
ロールできなくなっていた。
“エミツタ層２４とｐ＋ベース層２３をショートしてい
るが、これだけではラッチアップを完全に防止できない
ので、電流密度が高くなると等価回路図上のＮＰＮトラ
ンジスタ３２がラッチアップし、素子をゲートでコント
ロールできなくなっていた。
この発明は、かかる課題を解決するためになされたもの
で、縦形ゲート構造ＩＧＢＴの利点である大電流駆動能
力と低オン抵抗の特徴を損なうことなく、かつプロセス
に大幅な変更を与えることなしにラッチアップ耐量が従
来のものより格段に増加する半導体装置を得ることを目
的とする。
で、縦形ゲート構造ＩＧＢＴの利点である大電流駆動能
力と低オン抵抗の特徴を損なうことなく、かつプロセス
に大幅な変更を与えることなしにラッチアップ耐量が従
来のものより格段に増加する半導体装置を得ることを目
的とする。
この発明の第１の発明に係る半導体装置は、第１の導電
型の第１の領域と、この第１の領域の主表面上に形成さ
れた第２の導電型の第２の領域と、この第２の領域の主
表面上に形成された第１の導電型の第３の領域と、この
第３の領域の主表面上から選択的に不純物を拡散して第
３の領域内に形成された第２の導電型の第４の領域と、
この第４の領域の主表面上から形成され、その側面に少
なくとも第４の領域および第３の領域を露出させ、その
底面に第２の領域を露出させる第１のトレンチ溝と、こ
の第１のトレンチ溝の側面および底面に形成された酸化
膜と、この酸化膜上に形成され、第４の領域、第３の領
域および第２の領域と対向する制御電極と、第３の領域
の主表面上から形成され、その側面の一部または全部に
第４の領域を露出させ、その底面に第３の領域を露出さ
せる第２のトレンチ溝と、この第２の゛トレンチ溝の側
面および底面と第４の領域の主表面上に形成された第１
の主電極と、第１の領域の他の主表面上に形成された第
２の主電極とから構成したものである。
型の第１の領域と、この第１の領域の主表面上に形成さ
れた第２の導電型の第２の領域と、この第２の領域の主
表面上に形成された第１の導電型の第３の領域と、この
第３の領域の主表面上から選択的に不純物を拡散して第
３の領域内に形成された第２の導電型の第４の領域と、
この第４の領域の主表面上から形成され、その側面に少
なくとも第４の領域および第３の領域を露出させ、その
底面に第２の領域を露出させる第１のトレンチ溝と、こ
の第１のトレンチ溝の側面および底面に形成された酸化
膜と、この酸化膜上に形成され、第４の領域、第３の領
域および第２の領域と対向する制御電極と、第３の領域
の主表面上から形成され、その側面の一部または全部に
第４の領域を露出させ、その底面に第３の領域を露出さ
せる第２のトレンチ溝と、この第２の゛トレンチ溝の側
面および底面と第４の領域の主表面上に形成された第１
の主電極と、第１の領域の他の主表面上に形成された第
２の主電極とから構成したものである。
また、この発明の第２の発明に係る半導体装置は、第１
の発明における第２のトレンチ溝の代わりに第３の領域
の主表面上から第１の導電型で高不純物濃度め第５の領
域を形成し、この第５の領域と第４の領域とを第１の主
電極により短絡したものである。
の発明における第２のトレンチ溝の代わりに第３の領域
の主表面上から第１の導電型で高不純物濃度め第５の領
域を形成し、この第５の領域と第４の領域とを第１の主
電極により短絡したものである。
この発明の第１の発明においては、第２のトレンチ溝の
形成によって、また第２の発明においては、低抵抗値の
第５の領域の形成によって、第３の領域が縮小されるこ
とにより、第３の領域と第１の主電極間のシリーズ抵抗
成分が小さくなり、第３．の領域をベースとする寄生ト
ランジスタがオンしにくくなる。
形成によって、また第２の発明においては、低抵抗値の
第５の領域の形成によって、第３の領域が縮小されるこ
とにより、第３の領域と第１の主電極間のシリーズ抵抗
成分が小さくなり、第３．の領域をベースとする寄生ト
ランジスタがオンしにくくなる。
（実施例）
第１図（ａ）〜（Ｃ）はこの発明の第１の発明の半導体
装置の一実施例の製造工程を示す側断面図である。
装置の一実施例の製造工程を示す側断面図である。
これらの図において、１はｐ形不純物がドープされたｐ
＋ドレイン層（第１の領域）となるシリコン基板、２は
前記シリコン基板１上にエピタキシャル成長によって形
成された第２の領域とじてのｎ−べ一諷層、３は前記ｎ
−ベース層２にｐ形不純物を拡散して形成した第３の領
域としてのｐ０ベース層、４は前記ｐ３ベース層３にさ
らに選択拡散を行って形成した第４の領域としてのｎ０
工ミツタ層、５ａはゲート形成用の第１のトレンチ溝、
５ｂは第２のトレンチ溝、６はゲート酸化膜で、第１の
トレンチ溝５ａの内壁を酸化するか、または酸化シリコ
ンを表面成長させることによって形成されている。７は
前記第１および第２のトレンチ溝５ａ、５ｂを埋め込む
ポリシリコン、８は第１の主電極としてのソース電極（
エミッタ電極に相当）で、ラッチアップ耐量を増加させ
るためにｐ′″ベース層３とｎ０工ミツタ層４をショー
トしている。９は制御電極としてのゲート電極（ベース
電極に相当）で、ゲート酸化膜６の表面に形成されてい
る。１０は第２の主電極としてのドレイン電極（コレク
タ電極に相当）で、シリコン基板１の裏面全体に形成さ
れている。１１は前記第２のトレンチ溝５ｂを形成する
ためのレジスト膜である。
＋ドレイン層（第１の領域）となるシリコン基板、２は
前記シリコン基板１上にエピタキシャル成長によって形
成された第２の領域とじてのｎ−べ一諷層、３は前記ｎ
−ベース層２にｐ形不純物を拡散して形成した第３の領
域としてのｐ０ベース層、４は前記ｐ３ベース層３にさ
らに選択拡散を行って形成した第４の領域としてのｎ０
工ミツタ層、５ａはゲート形成用の第１のトレンチ溝、
５ｂは第２のトレンチ溝、６はゲート酸化膜で、第１の
トレンチ溝５ａの内壁を酸化するか、または酸化シリコ
ンを表面成長させることによって形成されている。７は
前記第１および第２のトレンチ溝５ａ、５ｂを埋め込む
ポリシリコン、８は第１の主電極としてのソース電極（
エミッタ電極に相当）で、ラッチアップ耐量を増加させ
るためにｐ′″ベース層３とｎ０工ミツタ層４をショー
トしている。９は制御電極としてのゲート電極（ベース
電極に相当）で、ゲート酸化膜６の表面に形成されてい
る。１０は第２の主電極としてのドレイン電極（コレク
タ電極に相当）で、シリコン基板１の裏面全体に形成さ
れている。１１は前記第２のトレンチ溝５ｂを形成する
ためのレジスト膜である。
次に製造工程について説明する。
まず、第１図（ａ）に示すように、ソース電極８および
ドレイン電極１０の形成前の従来と同じ形の縦形ゲート
構造ＩＧＢＴのソース側表面を平坦化し、このソース側
表面なｐ“ベース層３の露出領域を除いてレジスト膜１
１で覆う。
ドレイン電極１０の形成前の従来と同じ形の縦形ゲート
構造ＩＧＢＴのソース側表面を平坦化し、このソース側
表面なｐ“ベース層３の露出領域を除いてレジスト膜１
１で覆う。
次に第１図（ｂ）に示すように、レジスト膜１１をマス
クとして第２のトレンチ溝５ｂを掘り、２１ベ一ス層３
の表面側領域を削除する。
クとして第２のトレンチ溝５ｂを掘り、２１ベ一ス層３
の表面側領域を削除する。
この後、レジスト膜１１を除去し、第１図（Ｃ）に示す
ように、第２のトレンチ溝５ｂの側壁および底面まで伸
長した形でソース電極８を形成し、次いで、ドレイン電
極１０を従来と同じ要領で形成するとともに、第２のト
レンチ溝５ｂをポリシリコン７で埋め込めば半導体装置
が完成する。
ように、第２のトレンチ溝５ｂの側壁および底面まで伸
長した形でソース電極８を形成し、次いで、ドレイン電
極１０を従来と同じ要領で形成するとともに、第２のト
レンチ溝５ｂをポリシリコン７で埋め込めば半導体装置
が完成する。
すなわち、この第１の発明の半導体装置では、第２のト
レンチ溝５ｂを形成してｐ４べ５−ス層３を縮小すると
ともに、この第２のトレンチ溝５ｂの底面まで伸長した
形でソース電極８を形成したので、ｐ＋ベース層３とソ
ース電極８間のシリーズ抵抗成分が大幅に小さくなり、
従来のＩＧＢＴと同じ電流駆動条件で使用した場合、ｐ
１ベース層３をベースとする寄生トランジスタ（第４図
中のＮＰＮトランジスタ３２に対応）にかかるベース駆
動電圧が低下し、同トランジスタがオンしにくくラッチ
アップが生じにくくなることがわかる。
レンチ溝５ｂを形成してｐ４べ５−ス層３を縮小すると
ともに、この第２のトレンチ溝５ｂの底面まで伸長した
形でソース電極８を形成したので、ｐ＋ベース層３とソ
ース電極８間のシリーズ抵抗成分が大幅に小さくなり、
従来のＩＧＢＴと同じ電流駆動条件で使用した場合、ｐ
１ベース層３をベースとする寄生トランジスタ（第４図
中のＮＰＮトランジスタ３２に対応）にかかるベース駆
動電圧が低下し、同トランジスタがオンしにくくラッチ
アップが生じにくくなることがわかる。
また、第２図（ａ）、（ｂ）は、この発明の第２の発明
の半導体装置の一実施例の製造工程を示す側断面図であ
る。
の半導体装置の一実施例の製造工程を示す側断面図であ
る。
これらの図において、第１図（ａ）〜（Ｃ・）と同一符
号は同一のものを示し、１２は第５の領域としてのｐ＋
＋高濃度拡散領域である。
号は同一のものを示し、１２は第５の領域としてのｐ＋
＋高濃度拡散領域である。
この発明でも、第２図（ａ）に示すように、まずソース
側表面を平坦化し、このソース側表面をｐ＋ベース層３
の露出部分を除いてレジスト膜１１で覆う。次いで、矢
印のようにｐ形不純物のデポジションを行い、２１ベ一
ス層３の表面領域に第２図（ｂ）に示すようなｐ＋４高
濃度拡散領域１２を形成する。なお。この時のデポジシ
ョンおよび拡散の条件によりレジスト膜１１のエツジの
位置は微妙に変化する。そして、この後レジスト膜１１
を除去し、ソース電極８とドレインｔ８ｉ１０を形成す
れば半導体装置が完成する。
側表面を平坦化し、このソース側表面をｐ＋ベース層３
の露出部分を除いてレジスト膜１１で覆う。次いで、矢
印のようにｐ形不純物のデポジションを行い、２１ベ一
ス層３の表面領域に第２図（ｂ）に示すようなｐ＋４高
濃度拡散領域１２を形成する。なお。この時のデポジシ
ョンおよび拡散の条件によりレジスト膜１１のエツジの
位置は微妙に変化する。そして、この後レジスト膜１１
を除去し、ソース電極８とドレインｔ８ｉ１０を形成す
れば半導体装置が完成する。
すなわち、この第２の発明では低抵抗値のｐ０高濃度拡
散領域１２を設けてｐ１ベース層３とソース電極８間の
シリーズ抵抗成分を小さくしているが、上記第１の発明
と同様にラッチアップ耐量を向上させることが可能であ
る。
散領域１２を設けてｐ１ベース層３とソース電極８間の
シリーズ抵抗成分を小さくしているが、上記第１の発明
と同様にラッチアップ耐量を向上させることが可能であ
る。
なお、上記実施例では、縦形ＩＧＢＴの場合について説
明したが、■字形のＩＧＢＴであってもよく、Ｐチャネ
ル形ＩＧＢＴにおいても同様の効果を奏することはいう
までもない。
明したが、■字形のＩＧＢＴであってもよく、Ｐチャネ
ル形ＩＧＢＴにおいても同様の効果を奏することはいう
までもない。
この発明の第１の発明は以上説明したとおり、第１の導
電型の第１の領域と、この第１の領域の主表面上に形成
された第２の導電型の第２の領域と、この第２の領域の
主表面上に形成された第１の導電型の第３の領域と、こ
の第３の領域の主表面上から選択的に不純物を拡散して
第３の領域内に形成された第２の導電型の第４の領域と
、この第４の領域の主表面上から形成され、その側面に
少なくとも第４の領域および第３の領域を露出させ、そ
の底面に第２の領域を露出させる第１のトレンチ溝と、
この第１のトレンチ溝の側面および底面に形成された酸
化膜と、この酸化膜上に形成され、第４の領域、第３の
領域および第２の領域と対向する制御電極と、第３の領
域の主表面上から形成され、その側面の一部または全部
に第４の領域を露出させ、その底面に第３の領域を露出
させる第２のトレンチ溝と、この第２のトレンチ溝の側
面および底面と第４の領域の主表面上に形成された第１
の主電極と、第１の領域の他の主表面上に形成された第
２の主電極とから構成し、また、この発明の第２の発明
は、上記の第２のトレンチ溝の代わりに第３の領域の主
表面から第１の導電型で高不純物濃度の第５の領域を形
成し、この第５の領域と第４の領域とを第１の主電極に
より短絡したので、第３の領域と第１の主電極間のシリ
ーズ抵抗成分が小さくなり、第３の領域をベースとする
寄生トランジスタがオンしにくく、ラッチアップの発言
を抑止でき、より大きい電流駆動能力が得られるという
効果がある。
電型の第１の領域と、この第１の領域の主表面上に形成
された第２の導電型の第２の領域と、この第２の領域の
主表面上に形成された第１の導電型の第３の領域と、こ
の第３の領域の主表面上から選択的に不純物を拡散して
第３の領域内に形成された第２の導電型の第４の領域と
、この第４の領域の主表面上から形成され、その側面に
少なくとも第４の領域および第３の領域を露出させ、そ
の底面に第２の領域を露出させる第１のトレンチ溝と、
この第１のトレンチ溝の側面および底面に形成された酸
化膜と、この酸化膜上に形成され、第４の領域、第３の
領域および第２の領域と対向する制御電極と、第３の領
域の主表面上から形成され、その側面の一部または全部
に第４の領域を露出させ、その底面に第３の領域を露出
させる第２のトレンチ溝と、この第２のトレンチ溝の側
面および底面と第４の領域の主表面上に形成された第１
の主電極と、第１の領域の他の主表面上に形成された第
２の主電極とから構成し、また、この発明の第２の発明
は、上記の第２のトレンチ溝の代わりに第３の領域の主
表面から第１の導電型で高不純物濃度の第５の領域を形
成し、この第５の領域と第４の領域とを第１の主電極に
より短絡したので、第３の領域と第１の主電極間のシリ
ーズ抵抗成分が小さくなり、第３の領域をベースとする
寄生トランジスタがオンしにくく、ラッチアップの発言
を抑止でき、より大きい電流駆動能力が得られるという
効果がある。
第１図はこの発明の第１の発明の半導体装置の一実施例
の製造工程を示す側断面図、第２図はこの発明の第２の
発明の一実施例の製造工程を示す側断面図、第３図は従
来の縦形ゲート構造ｒＧＢＴの構造を示す側断面図、第
４図はＩＧＢＴの等価回路図である。 図において、１はシリコン基板、２はｎ−ベース層、３
はｐ＋ベース層、４はｎ＋エミッタ層、５ａは第１のト
レンチ溝、５ｂは第２のトレンチ溝、６はゲート酸化膜
、７はポリシリコン、８はソース電極、９はゲート電極
、１０はドレイン電極、１１はレジスト膜、１２はｐ−
高濃度拡散領域である。 なお、各図中の同一符号は同一または相当部分を示す。 第１図 第２図 １２、ρ００高漬鷹拡散領域 第３因 第４図 手続補正書（自発）
の製造工程を示す側断面図、第２図はこの発明の第２の
発明の一実施例の製造工程を示す側断面図、第３図は従
来の縦形ゲート構造ｒＧＢＴの構造を示す側断面図、第
４図はＩＧＢＴの等価回路図である。 図において、１はシリコン基板、２はｎ−ベース層、３
はｐ＋ベース層、４はｎ＋エミッタ層、５ａは第１のト
レンチ溝、５ｂは第２のトレンチ溝、６はゲート酸化膜
、７はポリシリコン、８はソース電極、９はゲート電極
、１０はドレイン電極、１１はレジスト膜、１２はｐ−
高濃度拡散領域である。 なお、各図中の同一符号は同一または相当部分を示す。 第１図 第２図 １２、ρ００高漬鷹拡散領域 第３因 第４図 手続補正書（自発）
Claims (2)
- （１）第１の導電型の第１の領域と、この第１の領域の
主表面上に形成された第２の導電型の第２の領域と、こ
の第２の領域の主表面上に形成された第１の導電型の第
３の領域と、この第３の領域の主表面上から選択的に不
純物を拡散して第３の領域内に形成された第２の導電型
の第４の領域と、この第４の領域の主表面上から形成さ
れ、その側面に少なくとも第４の領域および前記第３の
領域を露出させ、その底面に前記第２の領域を露出させ
る第１のトレンチ溝と、この第１のトレンチ溝の側面お
よび底面に形成された酸化膜と、この酸化膜上に形成さ
れ、前記第４の領域、前記第３の領域および前記第２の
領域と対向する制御電極と、前記第３の領域の主表面上
から形成され、その側面の一部または全部に前記第４の
領域を露出させ、その底面に前記第３の領域を露出させ
る第２のトレンチ溝と、この第２のトレンチ溝の側面お
よび底面と前記第４の領域の主表面上に形成された第１
の主電極と、前記第１の領域の他の主表面上に形成され
た第２の主電極とから構成したことを特徴とする半導体
装置。 - （２）請求項１記載の半導体装置において、第２のトレ
ンチ溝の代わりに第３の領域の主表面上から第１の導電
型で高不純物濃度の第５の領域を形成し、この第５の領
域と第４の領域とを第１の主電極により短絡したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023252A JPH01198076A (ja) | 1988-02-02 | 1988-02-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023252A JPH01198076A (ja) | 1988-02-02 | 1988-02-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01198076A true JPH01198076A (ja) | 1989-08-09 |
Family
ID=12105408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023252A Pending JPH01198076A (ja) | 1988-02-02 | 1988-02-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01198076A (ja) |
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- 1988-02-02 JP JP63023252A patent/JPH01198076A/ja active Pending
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