JPS6196740A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、その内部に選択的に結晶欠陥を生せしめたシ
リコン基板を形成する半導体装置の製造方法に関する。
リコン基板を形成する半導体装置の製造方法に関する。
（従来例の構成とその問題点）
従来、半導体装置が形成されるシリコン基板内部に結晶
欠陥を意識的に作ることは行なわれていなかった。しか
しながら、最近になりいわゆるイントリンシック ゲッ
タリング（ＩｎｔｒｉｎｓｉｃＧｅｔｔｅｒ？＋ｇ（１
，Ｇ、））とよばれる熱処理法により基板内部には結晶
欠陥を有し、その表面近傍は無欠陥層とする第４図に示
すようなシリコン基板が考えられるようになった。この
結晶欠陥は製造工程中に混入する不要な重金属不純物を
ゲッターして半導体素子の性能を向上させると共に光あ
るいは電気的に注入された不要なキャリアの再結合中心
として働き半導体装置の性能、歩留りなどを向上させて
いる。
欠陥を意識的に作ることは行なわれていなかった。しか
しながら、最近になりいわゆるイントリンシック ゲッ
タリング（ＩｎｔｒｉｎｓｉｃＧｅｔｔｅｒ？＋ｇ（１
，Ｇ、））とよばれる熱処理法により基板内部には結晶
欠陥を有し、その表面近傍は無欠陥層とする第４図に示
すようなシリコン基板が考えられるようになった。この
結晶欠陥は製造工程中に混入する不要な重金属不純物を
ゲッターして半導体素子の性能を向上させると共に光あ
るいは電気的に注入された不要なキャリアの再結合中心
として働き半導体装置の性能、歩留りなどを向上させて
いる。
しかしながら第４図に示す構造では（イ）で示すように
基板深部を通るキャリアの消滅には効果的であるが、表
面近傍を移動する不所望なキャリア（ロ）は消滅させる
ことができない。そのため不要なキャリアが活性領域に
注入され、装置の誤動作や特性劣化を招くことがしばし
ば発生する。このような現象は近年のように半導体装置
が微細にかつ高集積化が進められてくると非常に大きな
問題となる。
基板深部を通るキャリアの消滅には効果的であるが、表
面近傍を移動する不所望なキャリア（ロ）は消滅させる
ことができない。そのため不要なキャリアが活性領域に
注入され、装置の誤動作や特性劣化を招くことがしばし
ば発生する。このような現象は近年のように半導体装置
が微細にかつ高集積化が進められてくると非常に大きな
問題となる。
なお第４図において、ｚｌはソース、２２はドレイン、
２３はゲート、２４．２５はそれぞれソース、トレイン
の端子である。
２３はゲート、２４．２５はそれぞれソース、トレイン
の端子である。
（発明の目的）
本発明は上記従来技術ρ欠点すなわち表面層を移動する
不要キャリアの素子への注入を解消することができる半
導体装置の製造方法を提供するものである。
不要キャリアの素子への注入を解消することができる半
導体装置の製造方法を提供するものである。
（発明の構成）
本発明の半導体装置の製造方法はシリコン基板表面の素
子間領域にイオン注入法で選択的にアルゴン原子を打ち
込むことにより素子領域を取り囲むように結晶欠陥領域
を形成することを特徴とする。
子間領域にイオン注入法で選択的にアルゴン原子を打ち
込むことにより素子領域を取り囲むように結晶欠陥領域
を形成することを特徴とする。
（実施例の説明）
以下本発明の実施例を図面を参照して詳述する。
第１図は本発明による第１の実施例である。先ず第１の
工程としてＣＺ型シリコン基板を高温熱処理する。この
目的はシリコン表面からシリコン中の酸素原子を基板外
へ拡散させ基板表面近傍の酸素濃度を低下させることに
ある。いわゆる１、Ｇ。
工程としてＣＺ型シリコン基板を高温熱処理する。この
目的はシリコン表面からシリコン中の酸素原子を基板外
へ拡散させ基板表面近傍の酸素濃度を低下させることに
ある。いわゆる１、Ｇ。
抄
処理における外方拡散の工程である。本実施例では１１
００’Ｃ，Ａｒ中２時間の処理を行なった。第１図（ａ
）におけるシリコン基板１上のＩの領域は酸素濃度が減
少した領域で通常ｄｅｎｕｄｅｄ ｚｏｎｅと呼ばわ
本例では約１０μｍの幅をもっている。この幅は熱処理
条件により数μｍ〜数１０μｍまで制御可能である。シ
リコン基板１内■の領域は熱処理を施しても酸素濃度が
ほとんど変化しないバルク層である。次に第１図（ｂ）
において素子間領域Ｉ （Ｂ）に選択的にアルゴン原子
をイオン注入する。素子活性領域Ｉ （Ａ）となるシリ
コン基板上にはイオン注入のストッパーとなるレジスト
あるいは、誘電体薄膜２を被覆しシリコン基板内Ｉ （
Ｂ）領域にアルゴン原子を注入する。本実施例の注入条
件は加速エネルギーが２００ＫｅＶ、注入量はＩ Ｘ
１０”ａｔｍ／ａＩ？である。
００’Ｃ，Ａｒ中２時間の処理を行なった。第１図（ａ
）におけるシリコン基板１上のＩの領域は酸素濃度が減
少した領域で通常ｄｅｎｕｄｅｄ ｚｏｎｅと呼ばわ
本例では約１０μｍの幅をもっている。この幅は熱処理
条件により数μｍ〜数１０μｍまで制御可能である。シ
リコン基板１内■の領域は熱処理を施しても酸素濃度が
ほとんど変化しないバルク層である。次に第１図（ｂ）
において素子間領域Ｉ （Ｂ）に選択的にアルゴン原子
をイオン注入する。素子活性領域Ｉ （Ａ）となるシリ
コン基板上にはイオン注入のストッパーとなるレジスト
あるいは、誘電体薄膜２を被覆しシリコン基板内Ｉ （
Ｂ）領域にアルゴン原子を注入する。本実施例の注入条
件は加速エネルギーが２００ＫｅＶ、注入量はＩ Ｘ
１０”ａｔｍ／ａＩ？である。
アルゴン原子注入層３におけるアルゴンドーズ量はＳＬ
基板内にダメージ層を発生させ、キャリアのライフタイ
ムｔ、を大幅に減少させるものであればよい。例えばＡ
ｒ注入量とライフタイムの関係については第２図に示す
実験結果が報告（Ａ、Ｍｏｇｒｏ−Ｃａｍｐｅｒｏ ｅ
ｔ ａｌ、、”Ｄｅｆｅｃｔｓ ｉｎ ５ｉｌｉｃｏｎ
” Ｅｄ、’Ｊ、Ｍ、Ｂｕｌｌｉｓ、 Ｌ、Ｃ，Ｋｉｍ
ｅｒｌｉｎｇ、 ｐ、５９５（Ｅｌｅｃｔｒｏ ｃｈｅ
ｍｉｃａｌＳｏｃ、１９８３））されている。注入後は
Ｎ２中１０００℃１時間のドライブインを行なった。第
３の工程は結晶欠陥の育成である。熱処理によりシリコ
ン基板内に存在する酸素原子および注入アルゴン原子を
エンブリオとして結晶欠陥の核生成を行い析出物あるい
は転位ループ積層欠陥として結晶欠陥の成長を促すもの
である。本実施例では７００″ＣＮ２中１６時間の低温
熱処理後１０００℃Ｎ２中２時間の中温処理を施した。
基板内にダメージ層を発生させ、キャリアのライフタイ
ムｔ、を大幅に減少させるものであればよい。例えばＡ
ｒ注入量とライフタイムの関係については第２図に示す
実験結果が報告（Ａ、Ｍｏｇｒｏ−Ｃａｍｐｅｒｏ ｅ
ｔ ａｌ、、”Ｄｅｆｅｃｔｓ ｉｎ ５ｉｌｉｃｏｎ
” Ｅｄ、’Ｊ、Ｍ、Ｂｕｌｌｉｓ、 Ｌ、Ｃ，Ｋｉｍ
ｅｒｌｉｎｇ、 ｐ、５９５（Ｅｌｅｃｔｒｏ ｃｈｅ
ｍｉｃａｌＳｏｃ、１９８３））されている。注入後は
Ｎ２中１０００℃１時間のドライブインを行なった。第
３の工程は結晶欠陥の育成である。熱処理によりシリコ
ン基板内に存在する酸素原子および注入アルゴン原子を
エンブリオとして結晶欠陥の核生成を行い析出物あるい
は転位ループ積層欠陥として結晶欠陥の成長を促すもの
である。本実施例では７００″ＣＮ２中１６時間の低温
熱処理後１０００℃Ｎ２中２時間の中温処理を施した。
第１図（ｃ）はこのような熱処理後観察した結晶欠陥の
分布を示している。第１図（ｂ）の■の領域すなわち第
１図（ｃ）の４はＣ２基板内に含まれていた酸素原子に
より、またＩ （Ｂ）の領域は本発明による注入法のア
ルゴン原子により形成された結晶欠陥領域で、活性領域
１ （Ａ）を取り皿むように構成されている。第１図（
ｄ）は上記の方法で形成したシリコン基板上無欠陥領域
１ （Ａ）内に標準プロセスを用いてＮ型ＭＯ５半導体
素子を製作した例である。符号２１ないし２５は第４図
と同一部分を示す。各素子は結晶欠陥により完全に分離
され、表面層を伝搬してくる不要なキャリアの影響を全
くうけない構造となっている。
分布を示している。第１図（ｂ）の■の領域すなわち第
１図（ｃ）の４はＣ２基板内に含まれていた酸素原子に
より、またＩ （Ｂ）の領域は本発明による注入法のア
ルゴン原子により形成された結晶欠陥領域で、活性領域
１ （Ａ）を取り皿むように構成されている。第１図（
ｄ）は上記の方法で形成したシリコン基板上無欠陥領域
１ （Ａ）内に標準プロセスを用いてＮ型ＭＯ５半導体
素子を製作した例である。符号２１ないし２５は第４図
と同一部分を示す。各素子は結晶欠陥により完全に分離
され、表面層を伝搬してくる不要なキャリアの影響を全
くうけない構造となっている。
第３図は本発明による第２の実施例で、エピタキシャル
基板１１に適用したものである。前記第１の実施例で述
べた第１の工程すなわち基板表面付近の酸素原子の外方
拡散工程を省略し１本質的に酸素原子を含まないエピタ
キシャル層を表面無欠陥層として使用している。第２の
工程以降は第１図に示す（ｂ）〜（ｄ）と同じプロセス
である。図中１２がエピタキシャル層で半導体装置が形
成される活性領域周辺の構造は第１の実施例と全く同じ
ものとなっている。ただ第２の実施例ではエピタキシャ
ル層下の基板１１の材質の選択においてドーパントの種
類や濃度が任意にかえられるという特徴が付加される６
例えば基板１１内のドーパント量を十分高くしておけば
キャリアのライフタイムは実効的に小さくなり、含有酸
素に起因する結晶欠陥の発生がなくてもバルク内におけ
る不要キャリアの再結合という効果は維持される。
基板１１に適用したものである。前記第１の実施例で述
べた第１の工程すなわち基板表面付近の酸素原子の外方
拡散工程を省略し１本質的に酸素原子を含まないエピタ
キシャル層を表面無欠陥層として使用している。第２の
工程以降は第１図に示す（ｂ）〜（ｄ）と同じプロセス
である。図中１２がエピタキシャル層で半導体装置が形
成される活性領域周辺の構造は第１の実施例と全く同じ
ものとなっている。ただ第２の実施例ではエピタキシャ
ル層下の基板１１の材質の選択においてドーパントの種
類や濃度が任意にかえられるという特徴が付加される６
例えば基板１１内のドーパント量を十分高くしておけば
キャリアのライフタイムは実効的に小さくなり、含有酸
素に起因する結晶欠陥の発生がなくてもバルク内におけ
る不要キャリアの再結合という効果は維持される。
（発明の効果）
このようにして製造されたシリコン基板に半導体素子を
形成することにより、素子と素子の間に作られた結晶欠
陥により基板表面層を伝搬する不要なキャリアを消滅さ
せることができる。その結果、各素子の独立性を守り外
乱による影響を小さくすることが可能となった。また本
発明のようにシリコン基板表面近傍に導入した結晶欠陥
は製造工程中の汚染により表面から混入する不要な不純
物を効率よくゲッターする作用があり、表面欠陥の発生
も抑えることができる。
形成することにより、素子と素子の間に作られた結晶欠
陥により基板表面層を伝搬する不要なキャリアを消滅さ
せることができる。その結果、各素子の独立性を守り外
乱による影響を小さくすることが可能となった。また本
発明のようにシリコン基板表面近傍に導入した結晶欠陥
は製造工程中の汚染により表面から混入する不要な不純
物を効率よくゲッターする作用があり、表面欠陥の発生
も抑えることができる。
本発明はこれまで成されなかった上記利点をもつシリコ
ン基板を再現性良く作ることを可能にするとともに注入
技術の特徴を活かして結晶欠陥の形成においてその密度
１発生位置および寸法精度等の制御性が高くなり、微細
化が進む大規模集積゛素子用製造方法として優れたもの
である。
ン基板を再現性良く作ることを可能にするとともに注入
技術の特徴を活かして結晶欠陥の形成においてその密度
１発生位置および寸法精度等の制御性が高くなり、微細
化が進む大規模集積゛素子用製造方法として優れたもの
である。
なお本発明はバルク内において結晶欠陥を形成しないよ
うな含有酸素濃度が低いＦＺ基板や低酸素（（８Ｘ １
１０１７ａｔ／ａｎ３以下）ｃｚ基板に対しても表面近
傍での不要キャリア消滅に対してその効果を十分発揮す
ることはいうもでもない。
うな含有酸素濃度が低いＦＺ基板や低酸素（（８Ｘ １
１０１７ａｔ／ａｎ３以下）ｃｚ基板に対しても表面近
傍での不要キャリア消滅に対してその効果を十分発揮す
ることはいうもでもない。
第１図は本発明による製造工程を現わした第１の実施例
を示す図、第２図はアルゴン注入量とキャリアのライフ
タイムの相関図、第３図はエピタキシャル基板を用いた
本発明による第２の実施例を示す図、第４図は従来の１
．Ｇ構造シリコン基板上に作られたＭＯ５型半導体素子
の断面図である。 １ ・・・シリコン基板、 ２・・・ レジスト膜、３
・・・アルゴン原子°注入層、 ４ ・・・結晶欠陥
領域、１１・・・エピタキシャル基板、１２・・・エピ
タキシャル層、 ２１・・・ソース、 ２２・・・ドレ
イン、 ２３・・・ゲート。 特許出願人 松下電子工業株式会社 第１図 第２図 第３図
を示す図、第２図はアルゴン注入量とキャリアのライフ
タイムの相関図、第３図はエピタキシャル基板を用いた
本発明による第２の実施例を示す図、第４図は従来の１
．Ｇ構造シリコン基板上に作られたＭＯ５型半導体素子
の断面図である。 １ ・・・シリコン基板、 ２・・・ レジスト膜、３
・・・アルゴン原子°注入層、 ４ ・・・結晶欠陥
領域、１１・・・エピタキシャル基板、１２・・・エピ
タキシャル層、 ２１・・・ソース、 ２２・・・ドレ
イン、 ２３・・・ゲート。 特許出願人 松下電子工業株式会社 第１図 第２図 第３図
Claims (1)
- シリコン基板表面の素子間領域にイオン注入法で選択的
にアルゴン原子を打ち込むことにより素子領域を取り囲
むように結晶欠陥領域を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21723284A JPS6196740A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21723284A JPS6196740A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196740A true JPS6196740A (ja) | 1986-05-15 |
Family
ID=16700917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21723284A Pending JPS6196740A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004102680A1 (en) * | 2003-05-14 | 2004-11-25 | University College Cork - National University Of Ireland, Cork | A photodiode |
| JP2008177296A (ja) * | 2007-01-17 | 2008-07-31 | Toyota Central R&D Labs Inc | 半導体装置、ｐｎダイオード、ｉｇｂｔ、及びそれらの製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681935A (en) * | 1979-12-08 | 1981-07-04 | Toshiba Corp | Semiconductor device and its manufacture |
| JPS56111244A (en) * | 1980-02-08 | 1981-09-02 | Toshiba Corp | Preparation of semiconductor device |
| JPS58206131A (ja) * | 1982-05-26 | 1983-12-01 | Nec Corp | 半導体装置の製造方法 |
| JPS5987874A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-10-18 JP JP21723284A patent/JPS6196740A/ja active Pending
Patent Citations (4)
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| US7341921B2 (en) | 2003-05-14 | 2008-03-11 | University College Cork - National University Of Ireland, Cork | Photodiode |
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