JPH02208940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02208940A JPH02208940A JP1030295A JP3029589A JPH02208940A JP H02208940 A JPH02208940 A JP H02208940A JP 1030295 A JP1030295 A JP 1030295A JP 3029589 A JP3029589 A JP 3029589A JP H02208940 A JPH02208940 A JP H02208940A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にシリコン基
板中の酸素の析出核による結晶欠陥をゲッタリング源と
して用いる半導体装置の製造方法に関する。
板中の酸素の析出核による結晶欠陥をゲッタリング源と
して用いる半導体装置の製造方法に関する。
最近の高密度、高集積化した半導体装置の製造ではシリ
コン基板中の不純物を除去するために、何らかのゲッタ
リング方法を用いるのが一般的である。その中でシリコ
ン基板中の酸素の析出核を利用するゲッタリング方法を
イントリンシックゲッタリング（以下ＩＱという〉と呼
ぶ。これはシリコン基板内部の結晶欠陥領域に半導体装
置の製造過程で潜入する汚染不純物をゲッタリングする
技術である。
コン基板中の不純物を除去するために、何らかのゲッタ
リング方法を用いるのが一般的である。その中でシリコ
ン基板中の酸素の析出核を利用するゲッタリング方法を
イントリンシックゲッタリング（以下ＩＱという〉と呼
ぶ。これはシリコン基板内部の結晶欠陥領域に半導体装
置の製造過程で潜入する汚染不純物をゲッタリングする
技術である。
意識的にＩＧを施す方法としては、長時間の高温熱処理
と長時間の低温熱処理を組み合せた方法が一般的である
。高温の熱処理はシリコン基板の表面付近の酸素をシリ
コン基板外に拡散放出く以下外方拡散という）″するた
めであり、また低温熱処理はシリコン基板内部の欠陥核
を成長させるためのものである。高温熱処理による酸素
の外方拡散では、次の低温熱処理によりシリコン基板表
面に結晶欠陥発生の核となる酸素の析出がおきてはいけ
ないことから、シリコン基板表面の酸素濃度を酸素の固
溶度以下としなければならない。従って、この種の熱処
理をシリコン基板に施すと、シリコン基板の最表面では
酸素濃度はＩＱ−１６乃至ＩＱ−１？原子／ｃｒｄ（Ａ
ＳＴＭ Ｆ−１２１−７６による測定）となるのが−
船釣である。
と長時間の低温熱処理を組み合せた方法が一般的である
。高温の熱処理はシリコン基板の表面付近の酸素をシリ
コン基板外に拡散放出く以下外方拡散という）″するた
めであり、また低温熱処理はシリコン基板内部の欠陥核
を成長させるためのものである。高温熱処理による酸素
の外方拡散では、次の低温熱処理によりシリコン基板表
面に結晶欠陥発生の核となる酸素の析出がおきてはいけ
ないことから、シリコン基板表面の酸素濃度を酸素の固
溶度以下としなければならない。従って、この種の熱処
理をシリコン基板に施すと、シリコン基板の最表面では
酸素濃度はＩＱ−１６乃至ＩＱ−１？原子／ｃｒｄ（Ａ
ＳＴＭ Ｆ−１２１−７６による測定）となるのが−
船釣である。
また、意識せずども半導体装置の製造過程において、同
様の現象が起こる。特にＣＭＯ８型半導体装置の製造プ
ロセスでは、ウェル形成の高温熱処理によりシリコン基
板表面の酸素が外方拡散し、シリコン基板表面の酸素濃
度が低下する。
様の現象が起こる。特にＣＭＯ８型半導体装置の製造プ
ロセスでは、ウェル形成の高温熱処理によりシリコン基
板表面の酸素が外方拡散し、シリコン基板表面の酸素濃
度が低下する。
シリコン基板中の酸素は転位を固着しシリコン基板の機
械的強度をあげる働きがあるが、酸素濃度が１Ｑ１８原
子／ ｃ＋ｄより低いとその働きが低下することが一般
に知られている。
械的強度をあげる働きがあるが、酸素濃度が１Ｑ１８原
子／ ｃ＋ｄより低いとその働きが低下することが一般
に知られている。
上述した従来の半導体装置の製造方法では半導体素子形
成層であるシリコン基板表面の酸素濃度を低くするため
、半導体装置を構成する物質である酸化シリコン膜や窒
化シリコン膜等の薄膜パターン端部での応力により、シ
リコン基板表面に転位などの結晶欠陥が導入されやすい
という欠点がある。
成層であるシリコン基板表面の酸素濃度を低くするため
、半導体装置を構成する物質である酸化シリコン膜や窒
化シリコン膜等の薄膜パターン端部での応力により、シ
リコン基板表面に転位などの結晶欠陥が導入されやすい
という欠点がある。
特に最近の高密度、高集積化した半導体装置においては
、薄膜パターンが複雑かつ微細となってきたため、パタ
ーン端部での応力により転位等の結晶欠陥が導入されや
すい。
、薄膜パターンが複雑かつ微細となってきたため、パタ
ーン端部での応力により転位等の結晶欠陥が導入されや
すい。
例えば、素子分離をフィールド酸化シリコン膜端部ある
いは、ホットキャリヤ抑制の為のＬＤＤ（低濃度ドレイ
ン）構造トランジスタのゲート側壁材であるＣＶＤ法に
よる酸化シリコン膜端部での膜応力によるシリコン基板
表面に発生する転位等である。
いは、ホットキャリヤ抑制の為のＬＤＤ（低濃度ドレイ
ン）構造トランジスタのゲート側壁材であるＣＶＤ法に
よる酸化シリコン膜端部での膜応力によるシリコン基板
表面に発生する転位等である。
これら結晶欠陥が導入された半導体装置では、半導体素
子の電気的特性の劣化を招き、その歩留り及び信頼性の
低下を引き起こすという欠点がある。
子の電気的特性の劣化を招き、その歩留り及び信頼性の
低下を引き起こすという欠点がある。
本発明の目的は、ＩＱの効果を十分保ちながらシリコン
基板表面の機械的強度をあげ、半導体素子の電気的特性
を向上させ、歩留り及び信頼性の高い半導体装置の製造
方法を提供することにある。
基板表面の機械的強度をあげ、半導体素子の電気的特性
を向上させ、歩留り及び信頼性の高い半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、熱処理によりシリコ
ン基板中に酸素を析出させてシリコン基板の内部に結晶
欠陥を導入する半導体装置の製造方法において、シリコ
ン基板の内部に酸素の析出核を成長させ結晶欠陥を導入
した後、該シリコン基板表面に窒化シリコン膜を被着し
、次でシリコン基板中の酸素濃度の分布を均一化するた
めの熱処理を施すものである。
ン基板中に酸素を析出させてシリコン基板の内部に結晶
欠陥を導入する半導体装置の製造方法において、シリコ
ン基板の内部に酸素の析出核を成長させ結晶欠陥を導入
した後、該シリコン基板表面に窒化シリコン膜を被着し
、次でシリコン基板中の酸素濃度の分布を均一化するた
めの熱処理を施すものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のシリコン基板中の酸素濃度
をＳＩＭＳ（２次イオン質量分析）により測定したとき
の深さ方向の分布図である。
をＳＩＭＳ（２次イオン質量分析）により測定したとき
の深さ方向の分布図である。
まず、１．８Ｘ１０１８原子／ ｃｕｔの酸素を含むシ
リコン基板を１２００℃で３時間の熱処理を施し、シリ
コン基板表面付近の酸素を外方拡散する。本処理により
シリコン基板表面の酸素濃度は第１図の曲線Ｌ１で示す
ように１０１６原子／ ｃｙ＋ｆとなる。次に、７００
°Ｃ４時間の熱処理を施し酸素濃度が高いシリコン基板
内部に酸素の析出核を成長させる。
リコン基板を１２００℃で３時間の熱処理を施し、シリ
コン基板表面付近の酸素を外方拡散する。本処理により
シリコン基板表面の酸素濃度は第１図の曲線Ｌ１で示す
ように１０１６原子／ ｃｙ＋ｆとなる。次に、７００
°Ｃ４時間の熱処理を施し酸素濃度が高いシリコン基板
内部に酸素の析出核を成長させる。
この後、既知のＬＰＧＶＤ （減圧気相成長）法により
、窒化シリコン膜を厚さ５０ｎｍシリコン基板表面に被
着し、酸素雰囲気中１２００℃で３時間の熱処理を施す
と、シリコン基板内部から表面へ酸素が拡散し第１図の
曲線Ｌ２で示す濃度となる。すなわち、シリコン基板表
面の酸素濃度は１０／１ｇ原子／ ｃｕｔとなり、薄膜
パターン端部の応力に対して十分な機械的強度を持たせ
ることができる。
、窒化シリコン膜を厚さ５０ｎｍシリコン基板表面に被
着し、酸素雰囲気中１２００℃で３時間の熱処理を施す
と、シリコン基板内部から表面へ酸素が拡散し第１図の
曲線Ｌ２で示す濃度となる。すなわち、シリコン基板表
面の酸素濃度は１０／１ｇ原子／ ｃｕｔとなり、薄膜
パターン端部の応力に対して十分な機械的強度を持たせ
ることができる。
これらの処理を施した後、通常の選択酸化法によりフィ
ールド酸化シリコン膜を形成した試料の酸化シリコン膜
端部から発生した転位を選択エツチング法により観察し
たところ、本実施例で作成したものでは転位は全く観察
されなかった。−方、従来の方法で作成した試料には１
０個／ｃｒＡの転位が観察された。なお、従来の方法は
シリコン基板表面の酸素濃度が１０１６原子／−となっ
たままフィールド酸化シリコン膜を形成したものである
。
ールド酸化シリコン膜を形成した試料の酸化シリコン膜
端部から発生した転位を選択エツチング法により観察し
たところ、本実施例で作成したものでは転位は全く観察
されなかった。−方、従来の方法で作成した試料には１
０個／ｃｒＡの転位が観察された。なお、従来の方法は
シリコン基板表面の酸素濃度が１０１６原子／−となっ
たままフィールド酸化シリコン膜を形成したものである
。
以上のように本実施例によれば、フィールド酸化シリコ
ン膜の端部からの転位は全く発生せず、シリコン基板表
面の機械的強度の劣化を防ぐことができる。従って、こ
の領域に設けられた半導体素子は電気的特性の劣化がな
く、高品質の半導体装置を高歩留りで得ることができる
。
ン膜の端部からの転位は全く発生せず、シリコン基板表
面の機械的強度の劣化を防ぐことができる。従って、こ
の領域に設けられた半導体素子は電気的特性の劣化がな
く、高品質の半導体装置を高歩留りで得ることができる
。
なお、窒化シリコン膜を直接シリコン基板表面に被着す
る場合、被着条件によっては大きな歪が発生しシリコン
基板表面に結晶欠陥が発生する場合がある。かかる時は
いったん酸化膜を１０〜５０ｎｍ被着した後に窒化シリ
コン膜を設けると好ましい結果が得られる。
る場合、被着条件によっては大きな歪が発生しシリコン
基板表面に結晶欠陥が発生する場合がある。かかる時は
いったん酸化膜を１０〜５０ｎｍ被着した後に窒化シリ
コン膜を設けると好ましい結果が得られる。
第２図は本発明のＬＤＤ構造のトランジスタで構成され
たＣＭＯＳ型半導体装置に適用した場合の他の実施例の
主な工程における半導体チップの断面図である。
たＣＭＯＳ型半導体装置に適用した場合の他の実施例の
主な工程における半導体チップの断面図である。
まず第２図（ａ）に示すように、Ｎ型シリコン基板１の
表面にホウ素をイオン注入した後、１１５０℃で熱処理
することによりＰウェル２を形成し、その後選択的にフ
ィールドとなる酸化シリコン膜３を形成する。
表面にホウ素をイオン注入した後、１１５０℃で熱処理
することによりＰウェル２を形成し、その後選択的にフ
ィールドとなる酸化シリコン膜３を形成する。
次に第２図（ｂ）に示すように、ＬＰＣＶＤ法により窒
化シリコン膜４をシリコン基板１の表面に５０ｎｍの厚
さに被着する。その後、酸素雰囲気中で２００℃、３時
間の熱処理を施すと、シリコン基板内部から表面へ酸素
が拡散する。
化シリコン膜４をシリコン基板１の表面に５０ｎｍの厚
さに被着する。その後、酸素雰囲気中で２００℃、３時
間の熱処理を施すと、シリコン基板内部から表面へ酸素
が拡散する。
次に第２図（Ｃ）に示すように、通常の方法によりＭＯ
Ｓトランジスタのゲート５．ＣＶＤ法により、ゲート側
壁材である酸化シリコン膜６．ソースドレイン７とを形
成し、ＣＭＯＳ型半導体装置を製造する。
Ｓトランジスタのゲート５．ＣＶＤ法により、ゲート側
壁材である酸化シリコン膜６．ソースドレイン７とを形
成し、ＣＭＯＳ型半導体装置を製造する。
第３図は横軸を逆バイアス電圧（Ｖ）、１Ｍ軸を逆方向
電流（Ａ／ｃｒｄ）とした場合の、ＣＭＯＳ型半導体装
置のＰＮ接合の逆方向電圧電流特性を示す図である０図
中、曲線Ａは従来の方法により製造したＣＭＯＳ型半導
体装置の特性であり、曲線Ｂは本実施例の方法により製
造した場合の特性である。なお、この従来方法はフィー
ルド酸化シリコン膜を形成してただちにＣＭＯＳ型半導
体装置を製造する方法であって、シリコン基板表面の酸
素濃度が１０１６乃至１ｏ１７原子／ ａｃｔのもので
ある。
電流（Ａ／ｃｒｄ）とした場合の、ＣＭＯＳ型半導体装
置のＰＮ接合の逆方向電圧電流特性を示す図である０図
中、曲線Ａは従来の方法により製造したＣＭＯＳ型半導
体装置の特性であり、曲線Ｂは本実施例の方法により製
造した場合の特性である。なお、この従来方法はフィー
ルド酸化シリコン膜を形成してただちにＣＭＯＳ型半導
体装置を製造する方法であって、シリコン基板表面の酸
素濃度が１０１６乃至１ｏ１７原子／ ａｃｔのもので
ある。
第３図から明らかなように、従来例（曲線Ａ〉に比して
本実施例（曲線Ｂ）においては、逆バイアスに対する逆
方向電流は極めて小さいことが分る。これは、従来の方
法ではシリコン基板表面の酸素濃度が低いため、トラン
ジスタのゲート側壁材である酸化シリコン膜端部の応力
によりシリコン基板表面に転位が入ったなめである。内
部欠陥が形成されているにもがかわらずＩＧの効果が現
れないのも、シリコン基板表面の転位が汚染不純物を捕
かくしているためである。
本実施例（曲線Ｂ）においては、逆バイアスに対する逆
方向電流は極めて小さいことが分る。これは、従来の方
法ではシリコン基板表面の酸素濃度が低いため、トラン
ジスタのゲート側壁材である酸化シリコン膜端部の応力
によりシリコン基板表面に転位が入ったなめである。内
部欠陥が形成されているにもがかわらずＩＧの効果が現
れないのも、シリコン基板表面の転位が汚染不純物を捕
かくしているためである。
なお、曲線Ａ、Ｂの測定結果が得られた試料表面の結晶
欠陥を選択エツチング法により観察したところ、本実施
例により作成した試料には５個／ｄの転位が観察された
が、従来方法により作成した試料には１５０個／ｃ［１
１の転位が観察された。
欠陥を選択エツチング法により観察したところ、本実施
例により作成した試料には５個／ｄの転位が観察された
が、従来方法により作成した試料には１５０個／ｃ［１
１の転位が観察された。
以上のように本実施例によれば、ＰＮ接合の逆方向電流
が減少し、高性能かつ高品質の半導体装置を高歩留りで
得ることができる。
が減少し、高性能かつ高品質の半導体装置を高歩留りで
得ることができる。
以上説明したように本発明は、シリコン基板表面の無欠
陥層の酸素濃度を内部と同一にするために、酸素の析出
核により内部欠陥を導入した後、酸素が外方拡散しない
ように窒化シリコン膜をシリコン基板の表面に被着して
熱処理を施し、内部に十分残存する酸素を基板表面にま
で拡散させる事により、シリコン基板表面での機械的強
度をあげることができると共に、薄膜等の応力によって
シリコン基板表面に導入される結晶欠陥を抑制できると
いう効果がある。従って半導体素子の電気特性の劣化が
なく、歩留り及び信頼性の向上した半導体装置を得るこ
とができる。
陥層の酸素濃度を内部と同一にするために、酸素の析出
核により内部欠陥を導入した後、酸素が外方拡散しない
ように窒化シリコン膜をシリコン基板の表面に被着して
熱処理を施し、内部に十分残存する酸素を基板表面にま
で拡散させる事により、シリコン基板表面での機械的強
度をあげることができると共に、薄膜等の応力によって
シリコン基板表面に導入される結晶欠陥を抑制できると
いう効果がある。従って半導体素子の電気特性の劣化が
なく、歩留り及び信頼性の向上した半導体装置を得るこ
とができる。
第１図は本発明の第一の実施例を説明するためのシリコ
ン基板中の酸素濃度の深さ方向の分布図、第２図は本発
明をＬＤＤ構造のトラジスタで構成されたＣＭＯ３型半
導体装置に適用した場合の主な工程における半導体チッ
プの断面図、第３図は実施例及び従来例におけるＰＮ接
合の逆方向電圧電流特性を示す図である。 １・・・Ｎ型シリコン基板、２・・・Ｐウェル、３．６
・・・酸化シリコン膜、４・・・窒化シリコン膜、５・
・・ゲート、７・・・ソース・ドレイン。
ン基板中の酸素濃度の深さ方向の分布図、第２図は本発
明をＬＤＤ構造のトラジスタで構成されたＣＭＯ３型半
導体装置に適用した場合の主な工程における半導体チッ
プの断面図、第３図は実施例及び従来例におけるＰＮ接
合の逆方向電圧電流特性を示す図である。 １・・・Ｎ型シリコン基板、２・・・Ｐウェル、３．６
・・・酸化シリコン膜、４・・・窒化シリコン膜、５・
・・ゲート、７・・・ソース・ドレイン。
Claims (1)
- 熱処理によりシリコン基板中に酸素を析出させてシリコ
ン基板の内部に結晶欠陥を導入する半導体装置の製造方
法において、シリコン基板の内部に酸素の析出核を成長
させ結晶欠陥を導入した後、該シリコン基板表面に窒化
シリコン膜を被着し、次でシリコン基板中の酸素濃度の
分布を均一化するための熱処理を施すことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030295A JP2518378B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030295A JP2518378B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208940A true JPH02208940A (ja) | 1990-08-20 |
| JP2518378B2 JP2518378B2 (ja) | 1996-07-24 |
Family
ID=12299745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030295A Expired - Lifetime JP2518378B2 (ja) | 1989-02-08 | 1989-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518378B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04139811A (ja) * | 1990-10-01 | 1992-05-13 | Nec Corp | 半導体基板 |
| WO2010016586A1 (ja) * | 2008-08-08 | 2010-02-11 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | 半導体ウェーハの製造方法 |
-
1989
- 1989-02-08 JP JP1030295A patent/JP2518378B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8853103B2 (en) | 2008-08-08 | 2014-10-07 | Sumco Techxiv Corporation | Method for manufacturing semiconductor wafer |
Also Published As
| Publication number | Publication date |
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| JP2518378B2 (ja) | 1996-07-24 |
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