JP2561479B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JP2561479B2 JP2561479B2 JP62180307A JP18030787A JP2561479B2 JP 2561479 B2 JP2561479 B2 JP 2561479B2 JP 62180307 A JP62180307 A JP 62180307A JP 18030787 A JP18030787 A JP 18030787A JP 2561479 B2 JP2561479 B2 JP 2561479B2
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- Japan
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- circuit
- output
- input
- signal
- bit line
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ROM,RAMあるいはPLA（プログラマブルロジ
ックアレイ）等のようなプリチャージ信号を作成する回
路構成において、特に消費電流を軽減する半導体回路に
関する。
ックアレイ）等のようなプリチャージ信号を作成する回
路構成において、特に消費電流を軽減する半導体回路に
関する。
（従来の技術） 従来、ROM,RAMあるいはPLA等におけるビットラインを
充電するプリチャージ信号の作成には、たとえば簡略な
PLAを例として第３図に示すように、Ｃ−MOSトランジス
タのＰチャンネルトランジスタQ7,Q8のソースをそれぞ
れ高電位（たとえば5V）電源端子VDに接続し、ゲートに
は低電位電源端子GNDを接続しておき、ビットラインY1,
Y2に常時、高電位電源端子VDから電流が供給される構成
になされている。
充電するプリチャージ信号の作成には、たとえば簡略な
PLAを例として第３図に示すように、Ｃ−MOSトランジス
タのＰチャンネルトランジスタQ7,Q8のソースをそれぞ
れ高電位（たとえば5V）電源端子VDに接続し、ゲートに
は低電位電源端子GNDを接続しておき、ビットラインY1,
Y2に常時、高電位電源端子VDから電流が供給される構成
になされている。
（発明が解決しようとする問題点） このように、従来のROM,RAMあるいはPLA等におけるビ
ットライン充電用のプリチャージ信号は、Ｐチャンネル
トランジスタQ7,Q8のゲートが低電位電源端子に接続、
固定されているため、ワードラインX1の信号が高レベル
となってＣ−MOSトランジスタのＮチャンネルトランジ
スタQ9がオン状態となる。そのため電流が流れ続け不要
な電流を消費するという問題点がある。
ットライン充電用のプリチャージ信号は、Ｐチャンネル
トランジスタQ7,Q8のゲートが低電位電源端子に接続、
固定されているため、ワードラインX1の信号が高レベル
となってＣ−MOSトランジスタのＮチャンネルトランジ
スタQ9がオン状態となる。そのため電流が流れ続け不要
な電流を消費するという問題点がある。
本発明はこのようなプリチャージ信号を作成する回路
構成における、無駄な電流消費を軽減する半導体回路を
提供することを目的とする。
構成における、無駄な電流消費を軽減する半導体回路を
提供することを目的とする。
（問題点を解決するための手段） 本発明は上述の問題点を、たとえばワードラインの全
信号をNOR回路によりゲートし、その出力と高電位電源
端子出力をNAND回路に導入してなるゲート出力を、プリ
チャージ信号用トランジスタのゲートに印加するととも
に、入力選択回路からの入力が印加されるNOR回路に帰
還することによって解決する。
信号をNOR回路によりゲートし、その出力と高電位電源
端子出力をNAND回路に導入してなるゲート出力を、プリ
チャージ信号用トランジスタのゲートに印加するととも
に、入力選択回路からの入力が印加されるNOR回路に帰
還することによって解決する。
すなわち、複数のビットライン（D,E）のいずれかに
ドレインを接続し、複数のワードライン（A,B,C）のい
ずれかにゲートが接続し、接地電位（GND）にソースを
接続したメモリセル用トランジスタ（Q3〜Q8）と、高電
位電源（VD）にソースを接続し、ビットライン（D,E）
の一端にドレインを接続したプリチャージ用トランジス
タ（Q1,Q2）と、ビットライン（D,E）の他端に接続した
出力回路（DOUT）と、アドレス信号を出力するデコーダ
回路（ADDEC）と、デコーダ回路（ADDEC）の出力を一方
の入力とし、出力をワードライン（A,B,C）を一端に接
続したNOR回路（I,II,III）とを備え、複数のワードラ
イン（A,B,C）から得られる信号の論理和からなる信号
を、プリチャージ用トランジスタ（Q1,Q2）のゲートに
供給するとともに、NOR回路（I,II,III）の他方の入力
として供給することによって解決する。
ドレインを接続し、複数のワードライン（A,B,C）のい
ずれかにゲートが接続し、接地電位（GND）にソースを
接続したメモリセル用トランジスタ（Q3〜Q8）と、高電
位電源（VD）にソースを接続し、ビットライン（D,E）
の一端にドレインを接続したプリチャージ用トランジス
タ（Q1,Q2）と、ビットライン（D,E）の他端に接続した
出力回路（DOUT）と、アドレス信号を出力するデコーダ
回路（ADDEC）と、デコーダ回路（ADDEC）の出力を一方
の入力とし、出力をワードライン（A,B,C）を一端に接
続したNOR回路（I,II,III）とを備え、複数のワードラ
イン（A,B,C）から得られる信号の論理和からなる信号
を、プリチャージ用トランジスタ（Q1,Q2）のゲートに
供給するとともに、NOR回路（I,II,III）の他方の入力
として供給することによって解決する。
（作 用） ROM,RAMまたはPLA等のプリチャージ信号を作成する回
路構成における各ビットラインを流れる無駄な電流を簡
易に軽減することが可能になる。
路構成における各ビットラインを流れる無駄な電流を簡
易に軽減することが可能になる。
（実施例） 以下、本発明を実施例により図面を用いて説明する。
第１図は本発明は、PLAを例として説明する一実施例
の簡略構成図、第２図は第１図の説明のための動作波形
図である。
の簡略構成図、第２図は第１図の説明のための動作波形
図である。
第１図において、ADDECはROM,RAMまたはPLA等におけ
るデコーダからなる入力選択回路（デコーダ）、D,Eは
ビットライン、DOUTは上記ビットラインから導出される
信号を選択するための外部出力回路、A,BおよびＣはワ
ードライン、Q1,Q2はプリチャージ用トランジスタ、Q3
ないしQ6はメモリセル、ＩないしIVはNOR回路、ＶはNAN
D回路、VDは高電位電源端子、GNDは低電位電源端子、IN
1ないしIN3は入力端子、ＩはNOR回路IVの出力とNAND回
路Ｖの入力を接続する接続ライン（ノード）、ＪはNAND
回路Ｖの出力をプリチャージ用トランジスタQ1,Q2のゲ
ート、およびNOR回路ＩないしIIIの入力に帰還する帰還
信号路である。
るデコーダからなる入力選択回路（デコーダ）、D,Eは
ビットライン、DOUTは上記ビットラインから導出される
信号を選択するための外部出力回路、A,BおよびＣはワ
ードライン、Q1,Q2はプリチャージ用トランジスタ、Q3
ないしQ6はメモリセル、ＩないしIVはNOR回路、ＶはNAN
D回路、VDは高電位電源端子、GNDは低電位電源端子、IN
1ないしIN3は入力端子、ＩはNOR回路IVの出力とNAND回
路Ｖの入力を接続する接続ライン（ノード）、ＪはNAND
回路Ｖの出力をプリチャージ用トランジスタQ1,Q2のゲ
ート、およびNOR回路ＩないしIIIの入力に帰還する帰還
信号路である。
このような構成において、まず入力選択回路ADDECに
より選択された信号が入力端子IN1ないしIN3に印加され
る。
より選択された信号が入力端子IN1ないしIN3に印加され
る。
初め、すべての入力端子IN1ないしIN3に高（ハイ）レ
ベルの信号（波形、第２図ａないしｃ）が印加された場
合、ワードラインＡないしＣは、すべて低（ロー）レベ
ルとなり（同、d,e,f）接続ライン（ノード）Ｉはハイ
レベルとなって（同、ｉ）帰還信号路Ｊにはローレベル
（同、ｊ）が導出され、ビットラインD,Eがチャージさ
れる（同、g,h）。
ベルの信号（波形、第２図ａないしｃ）が印加された場
合、ワードラインＡないしＣは、すべて低（ロー）レベ
ルとなり（同、d,e,f）接続ライン（ノード）Ｉはハイ
レベルとなって（同、ｉ）帰還信号路Ｊにはローレベル
（同、ｊ）が導出され、ビットラインD,Eがチャージさ
れる（同、g,h）。
次に入力端子IN1のみがローレベルになったとする
と、ワードラインＡだけがハイレベルとなりノードＩは
ローレベルとなる。
と、ワードラインＡだけがハイレベルとなりノードＩは
ローレベルとなる。
そのため帰還信号路Ｊにはハイレベルが導出されて、
ビットラインD,Eのチャージが中断される。しかし、そ
の後直ちに帰還信号路Ｊからの信号はNOR回路ＩないしI
IIに印加されて、ワードラインＡないしＣにはローレベ
ルが現れる。それにより前述の場合と同様に帰還信号路
Ｊはローレベルとなり、ビットラインD,Eのチャージが
再開されるがプリチャージ用トランジスタQ1,Q2の駆動
電流（同、k,l）は低くしてあり、ビットラインD,Eがチ
ャージアップされる以前に、帰還信号路Ｊのレベル変化
によりチャージが中断される。これによりビットライン
D,Eから導出され、外部出力回路DOUTから出力される信
号に関しては、この帰還信号による変化は生じない。し
かし、プリチャージ用トランジスタQ1,Q2において消費
される電流は軽減される。
ビットラインD,Eのチャージが中断される。しかし、そ
の後直ちに帰還信号路Ｊからの信号はNOR回路ＩないしI
IIに印加されて、ワードラインＡないしＣにはローレベ
ルが現れる。それにより前述の場合と同様に帰還信号路
Ｊはローレベルとなり、ビットラインD,Eのチャージが
再開されるがプリチャージ用トランジスタQ1,Q2の駆動
電流（同、k,l）は低くしてあり、ビットラインD,Eがチ
ャージアップされる以前に、帰還信号路Ｊのレベル変化
によりチャージが中断される。これによりビットライン
D,Eから導出され、外部出力回路DOUTから出力される信
号に関しては、この帰還信号による変化は生じない。し
かし、プリチャージ用トランジスタQ1,Q2において消費
される電流は軽減される。
すなわち、このように従来ではメモリセルがオン状態
となっているビットラインには、常時電流が流れる構成
であったのが、本発明ではプリチャージ用トランジスタ
Q1,Q2に流れる電流が減少する。
となっているビットラインには、常時電流が流れる構成
であったのが、本発明ではプリチャージ用トランジスタ
Q1,Q2に流れる電流が減少する。
以上、本発明をPLAを用いた一実施例により説明した
が、これはROM,RAM等による構成についても適用できる
ことは言うまでもない。
が、これはROM,RAM等による構成についても適用できる
ことは言うまでもない。
（発明の効果） 以上説明した明らかなように本発明は、ROM,RAM,PLA
等のようなプリチャージ信号を作成する回路における、
無駄な消費電流は軽減することができる半導体回路であ
り、優れた効果が得られる。
等のようなプリチャージ信号を作成する回路における、
無駄な消費電流は軽減することができる半導体回路であ
り、優れた効果が得られる。
第１図は本発明の一実施例を説明するための、プログラ
マブルロジックアレイ（PLA）を例にする簡略化した回
路図、第２図はその動作説明のための波形図、第３図は
従来のPLAの簡略化した回路図である。 ADDEC……入力選択回路（デコーダ）、DOUT……外部出
力回路、Y1,Y2……ビットライン、IN1,IN2,IN3……入力
端子、I,II,III,IV……NOR回路、A,B,C……ワードライ
ン（ノード）、D,E……ビットライン、Ｖ……NAND回
路、Ｉ……NOR回路、Ｊ……（NAND回路出力が現れる）
負帰還信号路、Q1,Q2……プリチャージ用トランジス
タ、Q3ないしQ6……メモリセル。
マブルロジックアレイ（PLA）を例にする簡略化した回
路図、第２図はその動作説明のための波形図、第３図は
従来のPLAの簡略化した回路図である。 ADDEC……入力選択回路（デコーダ）、DOUT……外部出
力回路、Y1,Y2……ビットライン、IN1,IN2,IN3……入力
端子、I,II,III,IV……NOR回路、A,B,C……ワードライ
ン（ノード）、D,E……ビットライン、Ｖ……NAND回
路、Ｉ……NOR回路、Ｊ……（NAND回路出力が現れる）
負帰還信号路、Q1,Q2……プリチャージ用トランジス
タ、Q3ないしQ6……メモリセル。
Claims (1)
- 【請求項１】複数のビットラインと、 複数のワードラインと、 前記複数のビットラインのいずれかにドレインが接続さ
れ、前記複数のワードラインのいずれかにゲートが接続
され、接地電位にソースが接続されたメモリセル用トラ
ンジスタと、 高電位電源にソースが接続され、前記ビットラインの一
端にドレインが接続されたプリチャージ用トランジスタ
と、 前記ビットラインの他端に接続された出力回路と、 アドレス信号を出力するデコーダ回路と、 前記デコーダ回路の出力を一方の入力端に入力し、出力
端が前記ワードラインの一端に接続されたNOR回路とを
備え、 前記複数のワードラインから得られる信号の論理和から
なる信号が、前記プリチャージ用トランジスタのゲート
に供給されると共に、前記NOR回路の他方の入力端に供
給されることを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180307A JP2561479B2 (ja) | 1987-07-20 | 1987-07-20 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180307A JP2561479B2 (ja) | 1987-07-20 | 1987-07-20 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132217A JPH01132217A (ja) | 1989-05-24 |
| JP2561479B2 true JP2561479B2 (ja) | 1996-12-11 |
Family
ID=16080922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62180307A Expired - Lifetime JP2561479B2 (ja) | 1987-07-20 | 1987-07-20 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561479B2 (ja) |
-
1987
- 1987-07-20 JP JP62180307A patent/JP2561479B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01132217A (ja) | 1989-05-24 |
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