JPS6231097A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6231097A JPS6231097A JP61090758A JP9075886A JPS6231097A JP S6231097 A JPS6231097 A JP S6231097A JP 61090758 A JP61090758 A JP 61090758A JP 9075886 A JP9075886 A JP 9075886A JP S6231097 A JPS6231097 A JP S6231097A
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- memory cell
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- write
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮遊ゲートを有する絶縁ゲート型電解効果トラ
ンジスタをメモリセルとする不揮発性半導体メモリに関
し、特にそのようなメモリにおける書込み回路に関する
。
ンジスタをメモリセルとする不揮発性半導体メモリに関
し、特にそのようなメモリにおける書込み回路に関する
。
従来、この種の半導体メモリにおける書込み回路では、
メモリセル用トランジスタと同一導電盤の絶縁ゲート型
電界効果トランジスタのソースを選択されたメモリセル
に接続し、そのドレインを書込み用電源ｖｐｐに接続し
、ゲートに書込み信号を供給して書込み電流を選択され
たメモリセルに供給していた。書込み信号は書込み情報
に対応して、書込み用電源電圧レベルまたは接地電位レ
ベルになる。以上説明した従来の書込み回路の回路図を
第３図に示し、よシ詳細に説明する。
メモリセル用トランジスタと同一導電盤の絶縁ゲート型
電界効果トランジスタのソースを選択されたメモリセル
に接続し、そのドレインを書込み用電源ｖｐｐに接続し
、ゲートに書込み信号を供給して書込み電流を選択され
たメモリセルに供給していた。書込み信号は書込み情報
に対応して、書込み用電源電圧レベルまたは接地電位レ
ベルになる。以上説明した従来の書込み回路の回路図を
第３図に示し、よシ詳細に説明する。
メモリセルＭＣは浮遊ゲート１−４を有するＮチャンネ
ル型のトランジスタＱ１で構成され、このセルが選択さ
れるとＱｌと同一導電型であるＮチャンネル型のトラン
ジスタＱ２が接続される。書込み信号Ｗはトランジスタ
Ｑ２のゲート２−３に供給され、ドレイン２−２は書込
み電圧（Ｖｐｐ）供給端子３に接続されている。書込み
信号Ｗは書込むべきデータに対応し、そのデータが１１
１の時は例えば書込み電圧ｖｐｐと同じレベルをとｂ、
ｌｏ−のときはＱＶをとる。メモリセル用トランジスタ
Ｑ１のソース１−１は接地され、制御ゲート１−３には
デコーダーが選択信号Ｘが供給される。トランジスタＱ
１のドレイン１−２はトランジスタＱ２のソース２−１
と接続され、この接続点をａとする。
ル型のトランジスタＱ１で構成され、このセルが選択さ
れるとＱｌと同一導電型であるＮチャンネル型のトラン
ジスタＱ２が接続される。書込み信号Ｗはトランジスタ
Ｑ２のゲート２−３に供給され、ドレイン２−２は書込
み電圧（Ｖｐｐ）供給端子３に接続されている。書込み
信号Ｗは書込むべきデータに対応し、そのデータが１１
１の時は例えば書込み電圧ｖｐｐと同じレベルをとｂ、
ｌｏ−のときはＱＶをとる。メモリセル用トランジスタ
Ｑ１のソース１−１は接地され、制御ゲート１−３には
デコーダーが選択信号Ｘが供給される。トランジスタＱ
１のドレイン１−２はトランジスタＱ２のソース２−１
と接続され、この接続点をａとする。
トランジスタＱ１．Ｑｚの基板電位は接地電位に接続さ
れる。
れる。
書込みは次のように行なわれる。端子３の書込み電圧ｖ
ｐｐは２１ｙに設定され、書込み信号Ｗがｖｐｐレベル
になルトランジスタＱ２を導通させる。接続点ａの電圧
ｖａはこの結果高電圧になる。一方、デコーダからの選
択信号Ｘもｖｐｐレベルをとっている。このようにメモ
リセルトランジスタＱ！のドレイン１−２と制御ゲート
１−３を高電圧にすることにより、浮遊ゲート１−４に
電子が注入され、この結果浮遊ゲート１−４は”負”に
帯電する。
ｐｐは２１ｙに設定され、書込み信号Ｗがｖｐｐレベル
になルトランジスタＱ２を導通させる。接続点ａの電圧
ｖａはこの結果高電圧になる。一方、デコーダからの選
択信号Ｘもｖｐｐレベルをとっている。このようにメモ
リセルトランジスタＱ！のドレイン１−２と制御ゲート
１−３を高電圧にすることにより、浮遊ゲート１−４に
電子が注入され、この結果浮遊ゲート１−４は”負”に
帯電する。
メモリセルトランジスタＱｔの浮遊ゲート１−４に電子
を注入して浮遊ゲート１−４を負電位にし、トランジス
タＱｌのしきい値電圧を高くすることを書込みという。
を注入して浮遊ゲート１−４を負電位にし、トランジス
タＱｌのしきい値電圧を高くすることを書込みという。
この書込み時における電圧−電流特性を第４図に示す。
接続点２の電圧Ｖａを横軸にし、トランジスタＱ１およ
びＱ２に流れる電流Ｉｌを縦軸にしている。トランジス
タＱ：の負荷特性は線３０で示され、メモリセルトラン
ジスタＱｌの書込み前の電圧−電流特性は線１０で示さ
れる。したがって、接続点ａの電圧Ｖａｔ−線３０と１
０の交点として示される電圧ＶＷＩ以上にすることによ
り、トランジスタＱｌには電流ＩＷＩが流れ、浮遊ゲー
ト１−４に電子が注入される。メモリセルトランジスタ
Ｑ１が書込み状態になると、その電圧−電流特性は線２
０に変化する。すなわち、浮遊ゲート１−４が負電位で
ちゃ、ドレイ／１−２はＶｗルベルの電圧をとるため、
ドレイン１−２の近傍に高電界が生じてチャンネルブレ
ークダウンを起こし、負性抵抗を示す。すなわち、書込
み後のメモリセルトランジスタＱｌは電圧几Ｖで負性抵
抗特性を示す。この結果、接続点ａの電圧はｖｗ−には
下し、電圧工１はＩＷｔに増大する。電流値ＩＷＺはＩ
ＷＩよシ非常に大きい。
びＱ２に流れる電流Ｉｌを縦軸にしている。トランジス
タＱ：の負荷特性は線３０で示され、メモリセルトラン
ジスタＱｌの書込み前の電圧−電流特性は線１０で示さ
れる。したがって、接続点ａの電圧Ｖａｔ−線３０と１
０の交点として示される電圧ＶＷＩ以上にすることによ
り、トランジスタＱｌには電流ＩＷＩが流れ、浮遊ゲー
ト１−４に電子が注入される。メモリセルトランジスタ
Ｑ１が書込み状態になると、その電圧−電流特性は線２
０に変化する。すなわち、浮遊ゲート１−４が負電位で
ちゃ、ドレイ／１−２はＶｗルベルの電圧をとるため、
ドレイン１−２の近傍に高電界が生じてチャンネルブレ
ークダウンを起こし、負性抵抗を示す。すなわち、書込
み後のメモリセルトランジスタＱｌは電圧几Ｖで負性抵
抗特性を示す。この結果、接続点ａの電圧はｖｗ−には
下し、電圧工１はＩＷｔに増大する。電流値ＩＷＺはＩ
ＷＩよシ非常に大きい。
このときの電力（Ｉｗｚ Ｘ Ｖｐｐ ）も書込み電力
となる。すなわち、従来の半導体メモリでは、書込み消
費電力が非常に大きいという欠点があった。
となる。すなわち、従来の半導体メモリでは、書込み消
費電力が非常に大きいという欠点があった。
最近では、大容量・高密度化が進み、これによってメモ
リセルトランジスタの抵抗は小さくなっておシ、ますま
す書込み消費電力が増大している。
リセルトランジスタの抵抗は小さくなっておシ、ますま
す書込み消費電力が増大している。
従って、本発明の目的は、書込み消費電力の低減さるべ
く改良された書込み回路を有する半導体メモリ素子を提
供することにある。
く改良された書込み回路を有する半導体メモリ素子を提
供することにある。
本発明による半導体メモリは、浮遊ゲートを有する一導
電型の電界効果トランジスタを夫々が含む複数のメモリ
セルと、アドレス情報に対応したメモリセルを選択する
手段と、選択されたメモリセルに逆導電型の電界効果ト
ランジスタを介して書き込み電流を供給する手段とを備
えている。
電型の電界効果トランジスタを夫々が含む複数のメモリ
セルと、アドレス情報に対応したメモリセルを選択する
手段と、選択されたメモリセルに逆導電型の電界効果ト
ランジスタを介して書き込み電流を供給する手段とを備
えている。
このように、本発明では、メモリセルトランジスタとは
逆導電型のトランジスタを介して書き込み電流をメモリ
セルに供給している。このような書込みトランジスタは
、従来のように直線的な負荷特性（第２図の線３０）を
示さず、定電流領域を有する負荷特性を示す。したがっ
て、メモリセルが書き込みによって負性抵抗特性を示し
ても、それに流れる電流は？ｆｆＩｊ限され、この結果
、書込み消費電力がかなシ小さくなる。
逆導電型のトランジスタを介して書き込み電流をメモリ
セルに供給している。このような書込みトランジスタは
、従来のように直線的な負荷特性（第２図の線３０）を
示さず、定電流領域を有する負荷特性を示す。したがっ
て、メモリセルが書き込みによって負性抵抗特性を示し
ても、それに流れる電流は？ｆｆＩｊ限され、この結果
、書込み消費電力がかなシ小さくなる。
本発明による半導体メモリでは、好ましくは、書込み電
位と読出し動作時でのメモリセルの選択電位との電位差
に＃１ぼ等しい電圧を振幅レベルとして有する書込制御
信号で書込みトランジスタは駆動される。この構成によ
って、書込みトランジスタの負荷特性における定電流領
域が広がる。
位と読出し動作時でのメモリセルの選択電位との電位差
に＃１ぼ等しい電圧を振幅レベルとして有する書込制御
信号で書込みトランジスタは駆動される。この構成によ
って、書込みトランジスタの負荷特性における定電流領
域が広がる。
次に本発明について図面を参照して説明する。
第１図に本発明の原理を示す。第３図と同一の構成部は
同じ参照記号で示してそれらの説明を省略する。本半導
体メモリでは、メモリセルトランジスタＱｌと逆導電型
、すなわちＰチャンネル型のトランジスタＱ３によって
書込みが行なわれている。
同じ参照記号で示してそれらの説明を省略する。本半導
体メモリでは、メモリセルトランジスタＱｌと逆導電型
、すなわちＰチャンネル型のトランジスタＱ３によって
書込みが行なわれている。
したがって、トランジスタＱ３のソース３−１１ｄ基板
電極と共に誉込み電源端子３に接続され、そのドレイン
３−２がメモリセルトランジスタＱｌのドレイン１−２
に接続される。さらに、トランジスタＱ３は、書込み電
位ｖｐｐと読出し動作時でのメモリセルの選択電位との
電位差にほぼ等しい電圧を振１−レベルとして有する書
込み信号Ｗ′で駆動される。この目的のために、Ｐチャ
ンネルトランジスタＱ５とＮチャンネルトランジスタＱ
４とが端子３と４間に直列接続され、それらの接続点に
トラ・ ンジスタＱ３のゲート３−３が接続されている
。入力データに応じた書込み制御信号ＷＣがトランジス
タＱ４．Ｑ−のゲートに共通に供給されている。
電極と共に誉込み電源端子３に接続され、そのドレイン
３−２がメモリセルトランジスタＱｌのドレイン１−２
に接続される。さらに、トランジスタＱ３は、書込み電
位ｖｐｐと読出し動作時でのメモリセルの選択電位との
電位差にほぼ等しい電圧を振１−レベルとして有する書
込み信号Ｗ′で駆動される。この目的のために、Ｐチャ
ンネルトランジスタＱ５とＮチャンネルトランジスタＱ
４とが端子３と４間に直列接続され、それらの接続点に
トラ・ ンジスタＱ３のゲート３−３が接続されている
。入力データに応じた書込み制御信号ＷＣがトランジス
タＱ４．Ｑ−のゲートに共通に供給されている。
端子４には電位レベルＶｃｃをもつ電圧が供給され、こ
の電位レベルＶＣＣは読出し動作時におけるメモリセル
トランジスタの選択レベルと実質的に等しい０ 書込み電力はトランジスタＱ３を介してメモリセルトラ
ンジスタＱ！に供給され書込みが行なわれるわけである
が、その時の消費電力がかなシ少なくなる。これを第２
図の特性図を用いて説明する。
の電位レベルＶＣＣは読出し動作時におけるメモリセル
トランジスタの選択レベルと実質的に等しい０ 書込み電力はトランジスタＱ３を介してメモリセルトラ
ンジスタＱ！に供給され書込みが行なわれるわけである
が、その時の消費電力がかなシ少なくなる。これを第２
図の特性図を用いて説明する。
第２図で、横軸はトランジスタＱ１およびＱｓの接続点
すの電圧ｖｂであり、縦軸はトランジスタＱｔおよびＱ
ｓに流れる電流工２を示す。メモリセルトランジスタＱ
ｌの書込み前および誓込み後の電圧−電流特性はそれぞ
れ庫１０および２０で示されるように第４図のものと同
一である。一方、トランジスタＱ２はＰチャンネル型で
あって、そのソース３−１は端子３にドレイン３−２は
接続点すにそれぞれ接続されている。したがって、トラ
ンジスタＱ３は、そのゲート−ソース間電圧■。８がソ
ース−ドレイン間電圧ｖＤＢよシも絶対値において小さ
いときはほぼ一定のソース−ドレイン間電流となる定電
流特性を示■すなわち、飽和動作）、ｖｏｓがＶＤＳよ
シも絶対値において大きいときは抵抗性特性を示す（す
なわち、３極管動作）。したがりて、トランジスタＱ３
の負荷特性は第２図で′ｍ４０で示される。書込みにお
いて、接続点すは線４０と１０との交点の電圧ＶＷａを
取υ、メモリセルに流れる書込み電圧工２はＩＷ３とな
る。ここで、本実施例では、トランジスタＱ３のゲート
３−３の電位を接地レベルではなくてＶＣＣレベルにし
ているので、トランジスタＱ３の定電流特性領域が広が
シ、メモリセルトランジスタＱｌに書込みに必要な電流
ＸＷＳが流れる。書込まれたメモリセルトランジスタＱ
ｌは前述のごとく負性抵抗を示し、この結果、接続点す
の電位ｖｂは第２図のようにＶＷＳからｖｗ４に低下す
る。しかし、トランジスタＱ３の定電流特性によ）、ト
ランジスタＱ１およびＱｓに流れる電流工２はほぼＩＷ
３に維持される。したがって、第３図および第４図に関
連して説明したような書込み消費電力の増大は充分に抑
えられる。
すの電圧ｖｂであり、縦軸はトランジスタＱｔおよびＱ
ｓに流れる電流工２を示す。メモリセルトランジスタＱ
ｌの書込み前および誓込み後の電圧−電流特性はそれぞ
れ庫１０および２０で示されるように第４図のものと同
一である。一方、トランジスタＱ２はＰチャンネル型で
あって、そのソース３−１は端子３にドレイン３−２は
接続点すにそれぞれ接続されている。したがって、トラ
ンジスタＱ３は、そのゲート−ソース間電圧■。８がソ
ース−ドレイン間電圧ｖＤＢよシも絶対値において小さ
いときはほぼ一定のソース−ドレイン間電流となる定電
流特性を示■すなわち、飽和動作）、ｖｏｓがＶＤＳよ
シも絶対値において大きいときは抵抗性特性を示す（す
なわち、３極管動作）。したがりて、トランジスタＱ３
の負荷特性は第２図で′ｍ４０で示される。書込みにお
いて、接続点すは線４０と１０との交点の電圧ＶＷａを
取υ、メモリセルに流れる書込み電圧工２はＩＷ３とな
る。ここで、本実施例では、トランジスタＱ３のゲート
３−３の電位を接地レベルではなくてＶＣＣレベルにし
ているので、トランジスタＱ３の定電流特性領域が広が
シ、メモリセルトランジスタＱｌに書込みに必要な電流
ＸＷＳが流れる。書込まれたメモリセルトランジスタＱ
ｌは前述のごとく負性抵抗を示し、この結果、接続点す
の電位ｖｂは第２図のようにＶＷＳからｖｗ４に低下す
る。しかし、トランジスタＱ３の定電流特性によ）、ト
ランジスタＱ１およびＱｓに流れる電流工２はほぼＩＷ
３に維持される。したがって、第３図および第４図に関
連して説明したような書込み消費電力の増大は充分に抑
えられる。
書込み制御信号ＷＣはそのハイレベルがＶｐｐでロウレ
ベルがＯｖでアシ、書込信号Ｗ′はそのハイレベルがｖ
ｐｐでロウレベルがＶＣＣである。すなわち、トランジ
スタＱ４およびＱｓはレベル変換回路として動作する。
ベルがＯｖでアシ、書込信号Ｗ′はそのハイレベルがｖ
ｐｐでロウレベルがＶＣＣである。すなわち、トランジ
スタＱ４およびＱｓはレベル変換回路として動作する。
第５図に本発明の一実施例による半導体メモリを示す。
第３図と同じ構成部は同一の参照記号で示す。夫々が浮
遊ゲートを有する複数のトランジスタＱ１を乃至ＱＮＭ
はメモリセルを構成し、行列に配置されてメモリセルア
レイ６２を構成している。
遊ゲートを有する複数のトランジスタＱ１を乃至ＱＮＭ
はメモリセルを構成し、行列に配置されてメモリセルア
レイ６２を構成している。
同じ行に配置されたメモリセルトランジスタのドレイン
はディジットＭＤｔ乃至ＤＭの一つに共通に接続され、
同じ列に配置されたメモリセルトランジスタの制御ゲー
トはワード線Ｗ１乃至ＷＮの−っに共通接続されている
。各メモリセルトランジスタＱ １を乃至ＱＮＭのソー
スは基準電位（本実施例゛では接地）に接続されている
。各デジット線Ｄｌ乃至ＤＭはスイクチングト２ンジス
タＱｚｏｔ乃至ＱｚｏＭを介して回路接続点Ｎにそれぞ
れ接続されている。
はディジットＭＤｔ乃至ＤＭの一つに共通に接続され、
同じ列に配置されたメモリセルトランジスタの制御ゲー
トはワード線Ｗ１乃至ＷＮの−っに共通接続されている
。各メモリセルトランジスタＱ １を乃至ＱＮＭのソー
スは基準電位（本実施例゛では接地）に接続されている
。各デジット線Ｄｌ乃至ＤＭはスイクチングト２ンジス
タＱｚｏｔ乃至ＱｚｏＭを介して回路接続点Ｎにそれぞ
れ接続されている。
列アドレス゛信号Ｒ，Ａｏ乃至ＲＡｉは列アドレス端子
６１−０乃至６ｌ−ｉｔ−それぞれ介して列アドレスデ
コーダ６３に供給され、行アドレス信号ＣＡ６乃至ＣＡ
ｊは行アドレス端子６０−０乃至６０−ｊをそれぞれ介
して行アドレスデコーダ６４に供給される。
６１−０乃至６ｌ−ｉｔ−それぞれ介して列アドレスデ
コーダ６３に供給され、行アドレス信号ＣＡ６乃至ＣＡ
ｊは行アドレス端子６０−０乃至６０−ｊをそれぞれ介
して行アドレスデコーダ６４に供給される。
列アドレスデコーダ６３は列選択信号Ｘ１乃至ＸＮの一
つを選択レベルにする。一つのワード＃！Ｗがこれによ
って付勢される。行アドレスデコーダ６４は行選択信号
Ｙｌ乃至ＹＭの一つを選択レベルにする。この結果、ト
ランジスタＱ２０１乃至Ｑ２０Ｍの対応するものが導通
し、一つのディジット線り、が付勢される。かくして、
列および行アドレス信号比ＡおよびＣＡに対応するメモ
リセルトランジスタが選択される。
つを選択レベルにする。一つのワード＃！Ｗがこれによ
って付勢される。行アドレスデコーダ６４は行選択信号
Ｙｌ乃至ＹＭの一つを選択レベルにする。この結果、ト
ランジスタＱ２０１乃至Ｑ２０Ｍの対応するものが導通
し、一つのディジット線り、が付勢される。かくして、
列および行アドレス信号比ＡおよびＣＡに対応するメモ
リセルトランジスタが選択される。
回路接続点Ｎと端子３との間に本発明に従って設けられ
たトランジスタＱ３が接続され、これはメモリセルトラ
ンジスタとは逆の導電型（本実施例では、Ｐチャンネル
）である。トランジスタＱ３は端子３−４間に直列接続
されたトランジスタＱ４゜Ｑｓによって駆動され、これ
らトランジスタＱ ＜ 、 Ｑ ｓへの書込み制御信号
ＷＣは書込み信号発生回路６６が発生する。回路６６は
、第６図に示すように、書込み許可信号ＷＥをインバー
タ６６１で反転しＮチャンネルトランジスタＱ６６１を
介してＰチャンネルトランジスタＱ６６３およびＮチャ
ンルトランジスタＱ、６４のゲートに供給する。トラン
ジスタＱａａｓ。
たトランジスタＱ３が接続され、これはメモリセルトラ
ンジスタとは逆の導電型（本実施例では、Ｐチャンネル
）である。トランジスタＱ３は端子３−４間に直列接続
されたトランジスタＱ４゜Ｑｓによって駆動され、これ
らトランジスタＱ ＜ 、 Ｑ ｓへの書込み制御信号
ＷＣは書込み信号発生回路６６が発生する。回路６６は
、第６図に示すように、書込み許可信号ＷＥをインバー
タ６６１で反転しＮチャンネルトランジスタＱ６６１を
介してＰチャンネルトランジスタＱ６６３およびＮチャ
ンルトランジスタＱ、６４のゲートに供給する。トラン
ジスタＱａａｓ。
Ｑ６６４は端子３−接地間に直列接続され、それらの接
続点から信号ＷＣが発生されると共に、Ｐチャンネルト
ランジスタＱ６６２のゲートに信号ＷＣを帰還している
。したてって、書込み信号発生回路６６は書込み許可信
号ＷＥのレベルに応じて書込み制御信号ＷＣのレベルを
決定し、信号ＷＣはｖｐｐ又はＧＮＤのレベルをとる。
続点から信号ＷＣが発生されると共に、Ｐチャンネルト
ランジスタＱ６６２のゲートに信号ＷＣを帰還している
。したてって、書込み信号発生回路６６は書込み許可信
号ＷＥのレベルに応じて書込み制御信号ＷＣのレベルを
決定し、信号ＷＣはｖｐｐ又はＧＮＤのレベルをとる。
この信号はトランジスタＱｓおよびＱ４によってｖｐｐ
又はＶＣＣのレベルをとる書込み信号Ｗ′に変換される
。
又はＶＣＣのレベルをとる書込み信号Ｗ′に変換される
。
書込み許可信号ＷＥは書込み制御回路６５によって発生
される。この回路６５は、端子５０に供給されるプログ
ラミング制御信号ＰＣのレベルに応じて書込み動作又は
読出し動作を実行する。
される。この回路６５は、端子５０に供給されるプログ
ラミング制御信号ＰＣのレベルに応じて書込み動作又は
読出し動作を実行する。
書込み動作時には、端子３にはｖｐｐレベルが供給され
端子５０にハイレベルのプログラミング信号ＰＣが供給
される。この結果、書込み制御回路６５は端子６９に供
給される入力データに応じて信号ＶＶＥのレベルを決め
る。回路６５はさらに読出し回路６７に対し同回路６７
を非活性化するためのレベルをもった信号ＢＥを発生す
る。入力データにもとづく信号ＷＥがハイレベルのとき
、トランジスタＱ３のゲートにはｖｃｃレベルが供給さ
れて導通する。一方、列および行アドレス信号Ｒ，Ａお
よびＣＡに応じて列および行アドレスデコーダ６３およ
び６４はそれぞれ一つの列および行選択信号ＸおよびＹ
を選択レベルにする。この選択レベルは書込み動作にお
いてはｖｐｐレベルをとる。
端子５０にハイレベルのプログラミング信号ＰＣが供給
される。この結果、書込み制御回路６５は端子６９に供
給される入力データに応じて信号ＶＶＥのレベルを決め
る。回路６５はさらに読出し回路６７に対し同回路６７
を非活性化するためのレベルをもった信号ＢＥを発生す
る。入力データにもとづく信号ＷＥがハイレベルのとき
、トランジスタＱ３のゲートにはｖｃｃレベルが供給さ
れて導通する。一方、列および行アドレス信号Ｒ，Ａお
よびＣＡに応じて列および行アドレスデコーダ６３およ
び６４はそれぞれ一つの列および行選択信号ＸおよびＹ
を選択レベルにする。この選択レベルは書込み動作にお
いてはｖｐｐレベルをとる。
かくして、選択されたメモリセルトランジスタにトラン
ジスタＱ３を介してプログラミング電圧および電流が供
給され書込みが行なわれる。書込み消費電力は第１図お
よび第２図で説明したようにかなシ小さい。
ジスタＱ３を介してプログラミング電圧および電流が供
給され書込みが行なわれる。書込み消費電力は第１図お
よび第２図で説明したようにかなシ小さい。
読み出し動作においては、端子３は端子４に接続されて
ＶＣＣレベルを受け、ロクレベルの信号ＰＣが端子５０
に供給される。書込み制御回路６５は、これに応答して
、信号ＷＥをトランジスタＱ３が非導通を保持するよう
なレベルとし、読出し回路６７に読出し許可信号ｋＬＥ
を発生する。列および行アドレスデコーダ６３および６
４はアドレス信号ｋｌ、Ａ、ＣＡに応答してそれぞれ一
つの列および行選択信号Ｘ、Ｙは選択レベルとする。こ
のときの選択レベルは端子３にＶｃｃレベルが供給され
ているのでほぼＶＣＣレベルをとる。かくして、一つの
メモリセルが選択されるわけであるが、このセルに書込
みが行なわれているときは、その閾値が信号Ｘの選択レ
ベルよりも高くなりておシ、メモリセルトランジスタは
非導通となる。一方、未書込みのセルが選択されると、
同セルは導通し、回路接続点Ｎの電位を引下げる。接続
点Ｎの電位がセルデータとして置出し回路６７に供給さ
れる。
ＶＣＣレベルを受け、ロクレベルの信号ＰＣが端子５０
に供給される。書込み制御回路６５は、これに応答して
、信号ＷＥをトランジスタＱ３が非導通を保持するよう
なレベルとし、読出し回路６７に読出し許可信号ｋＬＥ
を発生する。列および行アドレスデコーダ６３および６
４はアドレス信号ｋｌ、Ａ、ＣＡに応答してそれぞれ一
つの列および行選択信号Ｘ、Ｙは選択レベルとする。こ
のときの選択レベルは端子３にＶｃｃレベルが供給され
ているのでほぼＶＣＣレベルをとる。かくして、一つの
メモリセルが選択されるわけであるが、このセルに書込
みが行なわれているときは、その閾値が信号Ｘの選択レ
ベルよりも高くなりておシ、メモリセルトランジスタは
非導通となる。一方、未書込みのセルが選択されると、
同セルは導通し、回路接続点Ｎの電位を引下げる。接続
点Ｎの電位がセルデータとして置出し回路６７に供給さ
れる。
第７図に示すように、抗出し回路６７は差動型式に接続
されたＮチャンネルトランジスタＱｓｔｓｅＱ６７４を
有する。トランジスタＱ６７３のゲートはＮチャンネル
トランジスタＱａｙｌを介して接続点Ｎに接続されｓ
Ｑ６７４のゲートには基準電圧ＶＲＥＦが供給されてい
る。トランジスタＱａｔｓ ｅ Ｑ６７４のソース共通
点に定電源としてのＮチャンネルトランジスタＱｓｙｓ
が接続されている。ＰチャンネルトランジスタＱ６７６
＊ Ｑ ６７７はカレントミラー負荷を４成し、Ｑ６
７７とＱ６７４の接続点からデータ出力回路６８（第５
図）への読出しデータＬ）０が得られる。トランジスタ
Ｑ６７１およびＱ６７５のゲートに抗出し許可信号ＢＥ
が供給されている。信号比Ｅは書込み動作時にロウレベ
ルとなって読み出し回路６７を非活性化し、読出し時に
はハイレベルをとってトランジスタＱ６７１およびＱｓ
ｙｓを導通させ、回路６７ｔ−活性化させる。選択され
たメモリセルが書込み状態にあるとき、回路点Ｎは接地
から切シ離される。
されたＮチャンネルトランジスタＱｓｔｓｅＱ６７４を
有する。トランジスタＱ６７３のゲートはＮチャンネル
トランジスタＱａｙｌを介して接続点Ｎに接続されｓ
Ｑ６７４のゲートには基準電圧ＶＲＥＦが供給されてい
る。トランジスタＱａｔｓ ｅ Ｑ６７４のソース共通
点に定電源としてのＮチャンネルトランジスタＱｓｙｓ
が接続されている。ＰチャンネルトランジスタＱ６７６
＊ Ｑ ６７７はカレントミラー負荷を４成し、Ｑ６
７７とＱ６７４の接続点からデータ出力回路６８（第５
図）への読出しデータＬ）０が得られる。トランジスタ
Ｑ６７１およびＱ６７５のゲートに抗出し許可信号ＢＥ
が供給されている。信号比Ｅは書込み動作時にロウレベ
ルとなって読み出し回路６７を非活性化し、読出し時に
はハイレベルをとってトランジスタＱ６７１およびＱｓ
ｙｓを導通させ、回路６７ｔ−活性化させる。選択され
たメモリセルが書込み状態にあるとき、回路点Ｎは接地
から切シ離される。
ところが、ＰチャンネルトランジスタＱ６７２があるた
め、トランジスタＱ６７３のゲートには高電圧が印加さ
れる。選択されたセルが未書込みのときは、回路点Ｎの
電位、したがってトランジスタＱ６７３のゲート電位は
、トランジスタＱａｙｘとスイッチング゛ トランジス
タＱｚｏｈ（ｈ＝１乃至Ｍ）およびセルとの抵抗分圧電
圧となる。トランジスタＱ６γ４への基準電圧Ｖ ＲＥ
Ｆは前述の高電圧と抵抗分圧電圧との中間電圧に選ばれ
ている。この結果、読み出しデータＤＯのレベルは選択
されたメモリセルの書込みおよび未書込みに対応したも
のとなる。
め、トランジスタＱ６７３のゲートには高電圧が印加さ
れる。選択されたセルが未書込みのときは、回路点Ｎの
電位、したがってトランジスタＱ６７３のゲート電位は
、トランジスタＱａｙｘとスイッチング゛ トランジス
タＱｚｏｈ（ｈ＝１乃至Ｍ）およびセルとの抵抗分圧電
圧となる。トランジスタＱ６γ４への基準電圧Ｖ ＲＥ
Ｆは前述の高電圧と抵抗分圧電圧との中間電圧に選ばれ
ている。この結果、読み出しデータＤＯのレベルは選択
されたメモリセルの書込みおよび未書込みに対応したも
のとなる。
第５図に戻って、読出しデータＬ）０はデータ出力回路
６８に供給され、端子６９から出力データＤＯＵＴが得
られる。端子６９はかくしてデータ入出力端子となる。
６８に供給され、端子６９から出力データＤＯＵＴが得
られる。端子６９はかくしてデータ入出力端子となる。
以上説明したように本発明は、書込み切換トランジスタ
の役割をするトランジスタにメモリ素子と逆導電型のト
ランジスタを用いることにより、書込後の書込み電流を
定電流値に制限することが可能にな９、書込み消費電力
が低減されるという効果がある。この効果は、該トラン
ジスタの駆動信号の振幅レベルを本発明のように制御す
ることによシ一層禰著となる。また、グラグラミング電
力供給用のトランジスタを前述のようにすることによシ
、メモリセルにプログラミング電圧をほぼそのまま供給
することができ、安定な書込みを実現できるという効果
が付加される。
の役割をするトランジスタにメモリ素子と逆導電型のト
ランジスタを用いることにより、書込後の書込み電流を
定電流値に制限することが可能にな９、書込み消費電力
が低減されるという効果がある。この効果は、該トラン
ジスタの駆動信号の振幅レベルを本発明のように制御す
ることによシ一層禰著となる。また、グラグラミング電
力供給用のトランジスタを前述のようにすることによシ
、メモリセルにプログラミング電圧をほぼそのまま供給
することができ、安定な書込みを実現できるという効果
が付加される。
なお、本発明は多ビット出力（入力）構成でもよい。
第１図は本発明の原理を示す回路図、第２図はその特性
図、第３図は一従来例を示す回路図、第４図はその特性
図、第５図は本発明の一実施例を示す図、第６図は第５
図における書込み信号発生回路の回路図、第７図は第５
図における抗出し回路の回路図である。 代理人 弁理士 内 原 晋、、 、、；、
）、・。 椿 ｌ 閲 躬Ｚ図 菊 ３ 図 Ｉｔ 第４図 ｚ 第夕図
図、第３図は一従来例を示す回路図、第４図はその特性
図、第５図は本発明の一実施例を示す図、第６図は第５
図における書込み信号発生回路の回路図、第７図は第５
図における抗出し回路の回路図である。 代理人 弁理士 内 原 晋、、 、、；、
）、・。 椿 ｌ 閲 躬Ｚ図 菊 ３ 図 Ｉｔ 第４図 ｚ 第夕図
Claims (2)
- （１）浮遊ゲートを有する一導電型の電界効果トランジ
スタを夫々が含む複数のメモリセルと、アドレス情報に
対応したメモリセルを選択する手段と、選択されたメモ
リセルに逆導電型の電界効果トランジスタを介して書込
み電流を供給する手段とを備えることを特徴とする半導
体メモリ。 - （２）前記逆導電型の電界効果トランジスタは、書込み
電位と読出し動作時でのメモリセルの選択電位との電位
差にほぼ等しい電圧を振幅レベルとして有する書込み信
号で駆動されることを特徴とする特許請求の範囲第（１
）項記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8275685 | 1985-04-18 | ||
| JP60-82756 | 1985-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231097A true JPS6231097A (ja) | 1987-02-10 |
| JPH0770230B2 JPH0770230B2 (ja) | 1995-07-31 |
Family
ID=13783281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9075886A Expired - Fee Related JPH0770230B2 (ja) | 1985-04-18 | 1986-04-18 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4761764A (ja) |
| EP (1) | EP0199305B1 (ja) |
| JP (1) | JPH0770230B2 (ja) |
| DE (1) | DE3684351D1 (ja) |
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- 1986-04-18 JP JP9075886A patent/JPH0770230B2/ja not_active Expired - Fee Related
- 1986-04-18 US US06/853,509 patent/US4761764A/en not_active Expired - Lifetime
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |