JPH0713999B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0713999B2 JPH0713999B2 JP62178263A JP17826387A JPH0713999B2 JP H0713999 B2 JPH0713999 B2 JP H0713999B2 JP 62178263 A JP62178263 A JP 62178263A JP 17826387 A JP17826387 A JP 17826387A JP H0713999 B2 JPH0713999 B2 JP H0713999B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- polysilicon
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特に半導体基板
上に溝を堀り、ここに絶縁部を形成する方法に関する。
上に溝を堀り、ここに絶縁部を形成する方法に関する。
従来、半導体基板上に絶縁部を形成する方法としては、
選択酸化により、絶縁膜を形成する方法が一般的であっ
たが、近年半導体装置の高集積が進み、絶縁部も面積の
縮少が要求されるにつれて、半導体基板上に溝を堀り、
ここに絶縁部を形成する方法が主流になりつつある。
選択酸化により、絶縁膜を形成する方法が一般的であっ
たが、近年半導体装置の高集積が進み、絶縁部も面積の
縮少が要求されるにつれて、半導体基板上に溝を堀り、
ここに絶縁部を形成する方法が主流になりつつある。
第３図（ａ）乃至第３図（ｇ）は従来の半導体装置の製
造方法を工程順に示した断面図である。先ず第３図
（ａ）の様に、Ｐ型半導体基板21上に、ｎ型エピタキシ
ャル層22を成長し、続いて酸化膜23、窒化膜24をCVD法
により成長させる。引き続き、フォトレジスト25によ
り、溝パターンを形成する。次に第３図（ｂ）の様に、
フォトレジスト25をマスクに、反応性イオンエッチング
により、窒化膜24、酸化膜23、ｎ型エピタキシャル層22
及びＰ型半導体基板21の一部をとり除く。次に第３図
（ｃ）の様に、フォトレジスト25をとり除き、熱酸化に
より、溝内部に約1000Å程度の酸化膜23′を形成する。
引き続き、第３図（ｄ）の様に、ポリシリコン26をLPCV
D法により、ウエハ全表面に形成する。この際、溝内部
にもポリシリコン26は充填される。次に、窒化膜24上に
ポリシリコン26がなくなるまで、ポリシリコン26をプラ
ズマエッチングによりとり除くのであるが、窒化膜24上
にポリシリコン26がなくなると、エッチング面積が急に
小さくなる為、ポリシリコン26のエッチレートが急に上
昇し、第３図（ｅ）の様に、溝内部のポリシリコン26′
の一部までが除去されてしまう。次に第３図（ｆ）の様
に、ポリシリコン26の一部を熱酸化により、酸化膜23′
に変え、第３図（ｇ）の様に窒化膜24をとり除いて、絶
縁部の形成が完了する。
造方法を工程順に示した断面図である。先ず第３図
（ａ）の様に、Ｐ型半導体基板21上に、ｎ型エピタキシ
ャル層22を成長し、続いて酸化膜23、窒化膜24をCVD法
により成長させる。引き続き、フォトレジスト25によ
り、溝パターンを形成する。次に第３図（ｂ）の様に、
フォトレジスト25をマスクに、反応性イオンエッチング
により、窒化膜24、酸化膜23、ｎ型エピタキシャル層22
及びＰ型半導体基板21の一部をとり除く。次に第３図
（ｃ）の様に、フォトレジスト25をとり除き、熱酸化に
より、溝内部に約1000Å程度の酸化膜23′を形成する。
引き続き、第３図（ｄ）の様に、ポリシリコン26をLPCV
D法により、ウエハ全表面に形成する。この際、溝内部
にもポリシリコン26は充填される。次に、窒化膜24上に
ポリシリコン26がなくなるまで、ポリシリコン26をプラ
ズマエッチングによりとり除くのであるが、窒化膜24上
にポリシリコン26がなくなると、エッチング面積が急に
小さくなる為、ポリシリコン26のエッチレートが急に上
昇し、第３図（ｅ）の様に、溝内部のポリシリコン26′
の一部までが除去されてしまう。次に第３図（ｆ）の様
に、ポリシリコン26の一部を熱酸化により、酸化膜23′
に変え、第３図（ｇ）の様に窒化膜24をとり除いて、絶
縁部の形成が完了する。
前述した従来の溝形成による絶縁部の形成方法では、窒
化膜24上のポリシリコン26が除去された瞬間に、ポリシ
リコン26のエッチング面積が急激に変化する為、エッチ
ングレートが急増し、その結果、本来残さなければいけ
ない溝内部のポリシリコン26が除去される。その為、第
３図（ｇ）に示すように溝部に段差が生じ、次工程で溝
部の上を配線が通った場合断線するという欠点がある。
化膜24上のポリシリコン26が除去された瞬間に、ポリシ
リコン26のエッチング面積が急激に変化する為、エッチ
ングレートが急増し、その結果、本来残さなければいけ
ない溝内部のポリシリコン26が除去される。その為、第
３図（ｇ）に示すように溝部に段差が生じ、次工程で溝
部の上を配線が通った場合断線するという欠点がある。
本発明の目的は、前記欠点が解決され、溝部分の表面に
段差が生じないようにした半導体装置の製造方法を提供
することにある。
段差が生じないようにした半導体装置の製造方法を提供
することにある。
本発明は、半導体基板の主表面に絶縁性の第１の膜を形
成した後この表面に第２の膜を形成する工程と、次に所
定のパターンのフォトレジストを形成する工程と、少な
くとも前記第1,第２の膜に達する深さの溝を前記レジス
トをマスクとして形成する工程と、前記溝に絶縁部分を
形成する工程とを備えた半導体装置の製造方法におい
て、前記レジストを除去後前記第２の膜をマスクとして
前記第１の膜をサイドエッチングする工程と、前記サイ
ドエッチングのされた部分を含む前記溝内及び主表面に
第３の膜を充填する工程と、少なくとも前記第２の膜上
の前記第３の膜がなくなるまでこの第３の膜をプラズマ
・エッチングする工程と、前記第２の膜を除去する工程
とを備えたことを特徴とする。
成した後この表面に第２の膜を形成する工程と、次に所
定のパターンのフォトレジストを形成する工程と、少な
くとも前記第1,第２の膜に達する深さの溝を前記レジス
トをマスクとして形成する工程と、前記溝に絶縁部分を
形成する工程とを備えた半導体装置の製造方法におい
て、前記レジストを除去後前記第２の膜をマスクとして
前記第１の膜をサイドエッチングする工程と、前記サイ
ドエッチングのされた部分を含む前記溝内及び主表面に
第３の膜を充填する工程と、少なくとも前記第２の膜上
の前記第３の膜がなくなるまでこの第３の膜をプラズマ
・エッチングする工程と、前記第２の膜を除去する工程
とを備えたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図（ａ）乃至第１図（ｈ）は本発明の一実施例の半
導体装置の製造方法を工程順に示す断面図である。
導体装置の製造方法を工程順に示す断面図である。
本実施例は、 先ず第１図（ａ）の様に、Ｐ型半導体基板１上に、ｎ型
エピタキシャル層２を成長し、続いて酸化膜３、窒化膜
４をCVD法により成長させる。引き続き、フォトレジス
ト５により、溝パターンを形成する。次に第１図（ｂ）
の様に、フォトレジスト５をマスクに、反応性イオンエ
ッチングにより窒化膜４、酸化膜３、ｎ型エピタキシャ
ル層２及びＰ型半導体基板１の一部をとり除く。次に第
１図（ｃ）の様に、フォトレジスト５をとり除き、窒化
膜４をマスクに、バッファード弗酸により、酸化膜３を
１μ程度、サイドエッチ状にエッチングする。更に、第
１図（ｄ）の様に、熱酸化により、溝内部に約1000Å程
度の酸化膜３′を形成する。引き続き、第１図（ｅ）の
様に、LPCVD法によりポリシリコン６を半導体ウエハ全
表面に形成する。LPCVD法で成長させたポリシリコン６
は、ステップ・カバリッジが良好な為、溝内部及び後退
した酸化膜３の部分にも充填される。
エピタキシャル層２を成長し、続いて酸化膜３、窒化膜
４をCVD法により成長させる。引き続き、フォトレジス
ト５により、溝パターンを形成する。次に第１図（ｂ）
の様に、フォトレジスト５をマスクに、反応性イオンエ
ッチングにより窒化膜４、酸化膜３、ｎ型エピタキシャ
ル層２及びＰ型半導体基板１の一部をとり除く。次に第
１図（ｃ）の様に、フォトレジスト５をとり除き、窒化
膜４をマスクに、バッファード弗酸により、酸化膜３を
１μ程度、サイドエッチ状にエッチングする。更に、第
１図（ｄ）の様に、熱酸化により、溝内部に約1000Å程
度の酸化膜３′を形成する。引き続き、第１図（ｅ）の
様に、LPCVD法によりポリシリコン６を半導体ウエハ全
表面に形成する。LPCVD法で成長させたポリシリコン６
は、ステップ・カバリッジが良好な為、溝内部及び後退
した酸化膜３の部分にも充填される。
次に、窒化膜４上にポリシリコン６がなくなるまで、ポ
リシリコン６をプラズマ・エッチングによりとり除く。
この際、第１図（ｆ）からも判る様に、窒化膜４上にポ
リシリコン６がなくなっても、サイドエッチさせた酸化
膜３の部分にポリシリコン６が充填されている為、従来
の様な急激なエッチレートの変化はおきない。その結
果、溝内部のポリシリコン６を精度よく残すことができ
る。次に図（ｇ）の様に、ポリシリコン６の一部を、熱
酸化により酸化膜３′に変える。最後に、窒化膜４を熱
リン酸によってとり除き、溝による絶縁部の形成が完了
する。
リシリコン６をプラズマ・エッチングによりとり除く。
この際、第１図（ｆ）からも判る様に、窒化膜４上にポ
リシリコン６がなくなっても、サイドエッチさせた酸化
膜３の部分にポリシリコン６が充填されている為、従来
の様な急激なエッチレートの変化はおきない。その結
果、溝内部のポリシリコン６を精度よく残すことができ
る。次に図（ｇ）の様に、ポリシリコン６の一部を、熱
酸化により酸化膜３′に変える。最後に、窒化膜４を熱
リン酸によってとり除き、溝による絶縁部の形成が完了
する。
第２図（ａ）乃至第２図（ｆ）は本発明の他の実施例の
半導体装置の製造方法を工程順に示す断面図である。本
実施例は、先ず第２図（ａ）の様に、Ｐ型半導体基板11
上にｎ型エピタキシャル層12を成長し、続いて窒化膜1
4、ポリシリコン16をCVD法により成長させる。引き続
き、フォトレジスト15により、溝パターンを形成する。
次に第２図（ｂ）の様に、フォトレジスト15をマスク
に、反応性イオンエッチングにより、ポリシリコン16窒
化膜14、ｎ型エピタキシャル層12、及びＰ型半導体基板
11の一部をとり除く。次に第２図（ｃ）の様に、フォト
レジスト15をとり除き、ポリシリコン16をマスクに、熱
リン酸により窒化膜14を約１μ程度、サイドエッチさせ
る。更に第２図（ｄ）の様に、LPCVD法により、酸化膜1
3をウエハ全表面に成長させる。次に第２図（ｅ）の様
にポリシリコン16上に、酸化膜13がなくなるまで酸化膜
13をプラズマエッチングによりとり除く。最後に第２図
（ｆ）の様に、ポリシリコン16を弗硝酸によりとり除
き、溝による絶縁部の形成が完了する。この実施例で
は、充填する材質に酸化膜13を使用している為、酸化を
する必要がないという利点がある。
半導体装置の製造方法を工程順に示す断面図である。本
実施例は、先ず第２図（ａ）の様に、Ｐ型半導体基板11
上にｎ型エピタキシャル層12を成長し、続いて窒化膜1
4、ポリシリコン16をCVD法により成長させる。引き続
き、フォトレジスト15により、溝パターンを形成する。
次に第２図（ｂ）の様に、フォトレジスト15をマスク
に、反応性イオンエッチングにより、ポリシリコン16窒
化膜14、ｎ型エピタキシャル層12、及びＰ型半導体基板
11の一部をとり除く。次に第２図（ｃ）の様に、フォト
レジスト15をとり除き、ポリシリコン16をマスクに、熱
リン酸により窒化膜14を約１μ程度、サイドエッチさせ
る。更に第２図（ｄ）の様に、LPCVD法により、酸化膜1
3をウエハ全表面に成長させる。次に第２図（ｅ）の様
にポリシリコン16上に、酸化膜13がなくなるまで酸化膜
13をプラズマエッチングによりとり除く。最後に第２図
（ｆ）の様に、ポリシリコン16を弗硝酸によりとり除
き、溝による絶縁部の形成が完了する。この実施例で
は、充填する材質に酸化膜13を使用している為、酸化を
する必要がないという利点がある。
以上説明したように、本発明は、溝を形成した後、第２
の絶縁膜をマスクに、第１の絶縁膜をサイドエッチさ
せ、第３の絶縁膜を充填することにより、溝上部での第
３の絶縁膜の表面積を増大させ、エッチバック時のエッ
チレートの変化をおさえることができ、その結果溝部で
の段差のない溝絶縁部形成が可能となる効果がある。
の絶縁膜をマスクに、第１の絶縁膜をサイドエッチさ
せ、第３の絶縁膜を充填することにより、溝上部での第
３の絶縁膜の表面積を増大させ、エッチバック時のエッ
チレートの変化をおさえることができ、その結果溝部で
の段差のない溝絶縁部形成が可能となる効果がある。
さらに、本発明は、エッチング工程中のエッチング進行
速度のバラツキにも対応しうるので、製造工程管理が厳
しくなく、造り易いという効果もあり、過エッチングや
不足エッチング等に起因する不良発生率が低減するとい
う効果もある。
速度のバラツキにも対応しうるので、製造工程管理が厳
しくなく、造り易いという効果もあり、過エッチングや
不足エッチング等に起因する不良発生率が低減するとい
う効果もある。
第１図（ａ）乃至第１図（ｈ）は本発明の一実施例の半
導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至第２図（ｆ）は本発明の他の実施例の半導体
装置の製造方法工程順に示す断面図、第３図（ａ）乃至
第３図（ｇ）は従来の半導体装置の製造方法を工程順に
示す断面図である。 1,11,21……Ｐ型半導体基板、2,12,22……ｎ型エピタキ
シャル層、3,3′,13,23,23′……酸化膜、4,14,24……
窒化膜、5,15,25……フォトレジスト、6,16,26,26′…
…ポリシリコン。
導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至第２図（ｆ）は本発明の他の実施例の半導体
装置の製造方法工程順に示す断面図、第３図（ａ）乃至
第３図（ｇ）は従来の半導体装置の製造方法を工程順に
示す断面図である。 1,11,21……Ｐ型半導体基板、2,12,22……ｎ型エピタキ
シャル層、3,3′,13,23,23′……酸化膜、4,14,24……
窒化膜、5,15,25……フォトレジスト、6,16,26,26′…
…ポリシリコン。
Claims (1)
- 【請求項１】半導体基板の主表面に絶縁性の第１の膜を
形成した後この表面に第２の膜を形成する工程と、次に
所定のパターンのフォトレジストを形成する工程と、少
なくとも前記第1,第２の膜に達する深さの溝を前記レジ
ストをマスクとして形成する工程と、前記溝に絶縁部分
を形成する工程とを備えた半導体装置の製造方法におい
て、前記レジストを除去後前記第２の膜をマスクとして
前記第１の膜をサイドエッチングする工程と、前記サイ
ドエッチングのされた部分を含む前記溝内及び主表面に
第３の膜を充填する工程と、少なくとも前記第２の膜上
の前記第３の膜がなくなるまでこの第３の膜をプラズマ
・エッチングする工程と、前記第２の膜を除去する工程
とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178263A JPH0713999B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62178263A JPH0713999B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421940A JPS6421940A (en) | 1989-01-25 |
| JPH0713999B2 true JPH0713999B2 (ja) | 1995-02-15 |
Family
ID=16045432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62178263A Expired - Lifetime JPH0713999B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713999B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830774A (en) * | 1996-06-24 | 1998-11-03 | Motorola, Inc. | Method for forming a metal pattern on a substrate |
| JP3602313B2 (ja) * | 1997-06-30 | 2004-12-15 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226136A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | 相補型金属絶縁物半導体装置およびその製法 |
| JPS62112345A (ja) * | 1985-11-11 | 1987-05-23 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-07-16 JP JP62178263A patent/JPH0713999B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421940A (en) | 1989-01-25 |
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