JPS5992548A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5992548A JPS5992548A JP20229082A JP20229082A JPS5992548A JP S5992548 A JPS5992548 A JP S5992548A JP 20229082 A JP20229082 A JP 20229082A JP 20229082 A JP20229082 A JP 20229082A JP S5992548 A JPS5992548 A JP S5992548A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は特に高耐圧バイポーラ素子に用いられる素子
間分離法竣を縮少化した半導体装置及びその製造方法に
関する。
間分離法竣を縮少化した半導体装置及びその製造方法に
関する。
半導体集積回路素子の素子間分離として一般には拡散法
を用いてＰ−Ｎ接合分離技術により、深さが１５μｍ程
度の素子間分離を行なっているが、最近、高集積度、高
速化素子の要求に応じて２μｍ程度の浅い素子間分離を
行かうために選択酸化法、あるいはメサエッチング＋埋
立て法が用いられ成果をあげている。一方、高出力、高
耐圧素子を形成するための深い素子間分離法に対する技
術としては上記Ｐ−Ｎ接合法を応用した埋めエピタキシ
ャル技術が用いられている。
を用いてＰ−Ｎ接合分離技術により、深さが１５μｍ程
度の素子間分離を行なっているが、最近、高集積度、高
速化素子の要求に応じて２μｍ程度の浅い素子間分離を
行かうために選択酸化法、あるいはメサエッチング＋埋
立て法が用いられ成果をあげている。一方、高出力、高
耐圧素子を形成するための深い素子間分離法に対する技
術としては上記Ｐ−Ｎ接合法を応用した埋めエピタキシ
ャル技術が用いられている。
第１図にこのような方法により製造された半導体装置の
断面図を示す。第１図において、１１はＰ型半導体基板
、１２はｒ埋込層、１３はＮ型エピタキシャル層、１４
はエミッタ領域、１５はペース領域、１６はコレクタ領
域、１７は１層、１８はアイソレーション、１９は絶縁
膜、２０は電極配線である。
断面図を示す。第１図において、１１はＰ型半導体基板
、１２はｒ埋込層、１３はＮ型エピタキシャル層、１４
はエミッタ領域、１５はペース領域、１６はコレクタ領
域、１７は１層、１８はアイソレーション、１９は絶縁
膜、２０は電極配線である。
しかして、特に深い素子間分離を形成する場合、拡散を
用いたＰＮ接合による分離法では拡散層の横方向の広が
りによる分離部のみならず、一層１７として広い領域が
占有されて４し、ト面積が大きくなるという欠点がある
。また、絶縁膜を用いた分離法でも特に深いエピタキシ
ャル層を有する高耐圧素子の様な場合、埋込層に達する
様な継拡散層を形成するために高温で長時間の拡散が必
要であシ、この工程で形成される拡散層の占有する面積
が大きく、イレットの面積が大きくなるという欠点があ
った。
用いたＰＮ接合による分離法では拡散層の横方向の広が
りによる分離部のみならず、一層１７として広い領域が
占有されて４し、ト面積が大きくなるという欠点がある
。また、絶縁膜を用いた分離法でも特に深いエピタキシ
ャル層を有する高耐圧素子の様な場合、埋込層に達する
様な継拡散層を形成するために高温で長時間の拡散が必
要であシ、この工程で形成される拡散層の占有する面積
が大きく、イレットの面積が大きくなるという欠点があ
った。
この発明は上記の点に鑑みてなされたもので、その目的
は分離領域を縮小化しかつ分離領域を形成すると同時に
、埋込層に達する深い拡散層を従来より短時間に狭い面
積で形成するようにした半導体装置及びその製造方法を
提供することにある。
は分離領域を縮小化しかつ分離領域を形成すると同時に
、埋込層に達する深い拡散層を従来より短時間に狭い面
積で形成するようにした半導体装置及びその製造方法を
提供することにある。
素子間分離及びｎｐｎ ）ランジスタのコレクタ等埋込
層に達する様な深い拡散層を同時にしかも占有領域をで
きるだけ狭く形成するために電極取り出し用高濃度拡散
層を選択的に形成し、上記拡散層を側面に露出した溝を
、その底部に埋込層が露出するまで堀り、その側面及び
底部に上記拡散層及び埋込層と同導電型高濃度拡散層を
形成して一体化し、更に溝をその底部及び側面の一部に
基板層を露出するまで堀り進み、上記底部に基板と同導
電型高濃度拡散層を形成し、溝を絶縁膜で埋立て、この
埋立て工程によシ溝以外に被着された絶縁膜を除去する
ことによって表面を平坦化することによって素子間分離
と深い拡散層を同時に形成した半導体装置及びその製造
方法である。
層に達する様な深い拡散層を同時にしかも占有領域をで
きるだけ狭く形成するために電極取り出し用高濃度拡散
層を選択的に形成し、上記拡散層を側面に露出した溝を
、その底部に埋込層が露出するまで堀り、その側面及び
底部に上記拡散層及び埋込層と同導電型高濃度拡散層を
形成して一体化し、更に溝をその底部及び側面の一部に
基板層を露出するまで堀り進み、上記底部に基板と同導
電型高濃度拡散層を形成し、溝を絶縁膜で埋立て、この
埋立て工程によシ溝以外に被着された絶縁膜を除去する
ことによって表面を平坦化することによって素子間分離
と深い拡散層を同時に形成した半導体装置及びその製造
方法である。
以下、図面を参照してとの発明の一実施例を説明する。
第２図を用いてこの発明に係る半導体装置の製造方法に
ついて説明する。まず、第２図（４）に示すようにＰ型
半導体基板２１上にアンチモンを高濃度にドープ（添加
）して一層２２を形成する。次に、上記一層２２上に気
相成長法によりＮ層２３を形成する。次に、第２図（Ｂ
）に示すように周知の方法により、ペース領域２４゜エ
ミッタ領域２５、高濃度の１層であるコレクタ領域２６
を拡散により形成する０次に、酸化膜２７を形成して、
分離領域予定領域に工、チングによシ開ロ部２８を形成
する。次に、第２図（Ｑに示すように上記酸化膜２７を
マスクとしてＲＩＥ （反応性イオンエツチング）法に
よシ溝２９の底部に一層２２が露出するまで約３０μｍ
エ５− ツチングする。ここで、ＲＩＥ法を用いた理由は溝２９
の巾が、開口部２８の巾とほとんど変らず、側面がｔｌ
ぼ垂直に形成されるためである。
ついて説明する。まず、第２図（４）に示すようにＰ型
半導体基板２１上にアンチモンを高濃度にドープ（添加
）して一層２２を形成する。次に、上記一層２２上に気
相成長法によりＮ層２３を形成する。次に、第２図（Ｂ
）に示すように周知の方法により、ペース領域２４゜エ
ミッタ領域２５、高濃度の１層であるコレクタ領域２６
を拡散により形成する０次に、酸化膜２７を形成して、
分離領域予定領域に工、チングによシ開ロ部２８を形成
する。次に、第２図（Ｑに示すように上記酸化膜２７を
マスクとしてＲＩＥ （反応性イオンエツチング）法に
よシ溝２９の底部に一層２２が露出するまで約３０μｍ
エ５− ツチングする。ここで、ＲＩＥ法を用いた理由は溝２９
の巾が、開口部２８の巾とほとんど変らず、側面がｔｌ
ぼ垂直に形成されるためである。
次に、第２図（９）に示すようにｐｏｃｌ、 （オキ
シ塩化リン）を９５０℃でデポして溝２９の側面及び底
部に一層３０を形成する。ここで、Ｎ＋層の厚さは１μ
ｍである。さらに、第２図（ト）に示すように再にＲＩ
Ｅ法により溝２９を堀）進み、半導体基板２１が算出す
る壕でエツチングを行なう。次に、イオンインプランテ
ーションを用いて上記溝２９の底部にゾロンを打込んで
Ｐ＋層を形成する。次に、第２゛図（ト）に示すように
プラズマＣＵＤ法を用いて上記溝２９にＳｉＯ２あるい
はＳ ｉ 、Ｎ４を被着して溝２９を埋立てて絶縁膜３
２を形成する。上記絶縁膜３２Ｆｉ第２図（９）に示す
ように溝２９の上部で谷を形成してしまうので、平坦化
するさめにポジレジスト３３の様な有機材料を塗布する
ことによって平坦化している。次に、第２図（Ｇ）に示
すようにスパッタリング法を用いて所定の厚さになるま
で平坦になるように工。
シ塩化リン）を９５０℃でデポして溝２９の側面及び底
部に一層３０を形成する。ここで、Ｎ＋層の厚さは１μ
ｍである。さらに、第２図（ト）に示すように再にＲＩ
Ｅ法により溝２９を堀）進み、半導体基板２１が算出す
る壕でエツチングを行なう。次に、イオンインプランテ
ーションを用いて上記溝２９の底部にゾロンを打込んで
Ｐ＋層を形成する。次に、第２゛図（ト）に示すように
プラズマＣＵＤ法を用いて上記溝２９にＳｉＯ２あるい
はＳ ｉ 、Ｎ４を被着して溝２９を埋立てて絶縁膜３
２を形成する。上記絶縁膜３２Ｆｉ第２図（９）に示す
ように溝２９の上部で谷を形成してしまうので、平坦化
するさめにポジレジスト３３の様な有機材料を塗布する
ことによって平坦化している。次に、第２図（Ｇ）に示
すようにスパッタリング法を用いて所定の厚さになるま
で平坦になるように工。
６−
チングしている。以下、従来の方法を用いて電極取り出
し用ＰＥＰ （写真蝕刻工程）を行なって電極金属を被
着し、電極配線用ＰＥＰによシ配線を形成し、その後所
定の工程を経て半導体集積回路素子を完成させている。
し用ＰＥＰ （写真蝕刻工程）を行なって電極金属を被
着し、電極配線用ＰＥＰによシ配線を形成し、その後所
定の工程を経て半導体集積回路素子を完成させている。
なお、上記実施例においてはｎｐｎ ）ランジスタの高
濃度一層の形成による素子間分離であるが、縦型ｐｎｐ
）ランジスタのコレクタ高濃度Ｐ＋層の形成を第３図
に示しておく。第３図において、４１はＰ型半導体基板
、４２は耐埋込層、４３はＰ埋込層、４４けｎ型エピタ
キシャル層、４５はエミッタ領域、４６はコレクタ、４
７はコレクタ高涙度Ｐ層、４８は絶縁膜、４９はＰ＋層
である。
濃度一層の形成による素子間分離であるが、縦型ｐｎｐ
）ランジスタのコレクタ高濃度Ｐ＋層の形成を第３図
に示しておく。第３図において、４１はＰ型半導体基板
、４２は耐埋込層、４３はＰ埋込層、４４けｎ型エピタ
キシャル層、４５はエミッタ領域、４６はコレクタ、４
７はコレクタ高涙度Ｐ層、４８は絶縁膜、４９はＰ＋層
である。
さらに、上記したｎｐｎ ）ランジスタと縦型ｐｎｐ
）ランジスタが混在する様な素子についても同様の工程
で一部溝側面にＰ層を形成して埋立てることができる。
）ランジスタが混在する様な素子についても同様の工程
で一部溝側面にＰ層を形成して埋立てることができる。
この場合には？全面埋込層の上にＰ選択埋込層をあらか
じめ形成しておけば良い。
じめ形成しておけば良い。
なお、上記実施例において埋込み層である１層２２を全
面に形成していたが、そのＮ層２２は厚くエツチングし
ずらいので、予め一層２２を選択的に形成しておき、を
層２２のない部分にＲＩＥ法を行なってシリコンをエツ
チングして蛸形成を行ない、その後Ｎ＋の底部を少しエ
ツチングするだけで半導体基板にとどくようにしても良
い。
面に形成していたが、そのＮ層２２は厚くエツチングし
ずらいので、予め一層２２を選択的に形成しておき、を
層２２のない部分にＲＩＥ法を行なってシリコンをエツ
チングして蛸形成を行ない、その後Ｎ＋の底部を少しエ
ツチングするだけで半導体基板にとどくようにしても良
い。
以上詳述したようにこの発明によれば、分離領塘を狭く
することができるので、同じ特性を有する従来素子のペ
レット面積より恥ないしｋまで減少させることができる
。さらに、従来のようにＰＮ接合による分離では２００
Ｖ程度の耐圧しかもたなかったが、この発明による分離
では少なくとも７００ｖ以上の耐圧を持つことができる
。
することができるので、同じ特性を有する従来素子のペ
レット面積より恥ないしｋまで減少させることができる
。さらに、従来のようにＰＮ接合による分離では２００
Ｖ程度の耐圧しかもたなかったが、この発明による分離
では少なくとも７００ｖ以上の耐圧を持つことができる
。
さらにまた、従来のように高温長時間の拡散がないこと
や、最終の工程がＰＯ（Ｊ 、デーであることや、Ｋレ
ットサイズが縮少されたこと等から、素子に対する結晶
欠陥の要素が減少し、素子歩留が従来平均５５〜６０チ
であったものが、９０％以上の高歩留を保持するととが
できる。
や、最終の工程がＰＯ（Ｊ 、デーであることや、Ｋレ
ットサイズが縮少されたこと等から、素子に対する結晶
欠陥の要素が減少し、素子歩留が従来平均５５〜６０チ
であったものが、９０％以上の高歩留を保持するととが
できる。
第１図は従来の素子間分離高濃度１層を含む半導体装置
の断面図、第２図（４）〜（ロ）はこの発明の一実施例
における半導体装置の各製造工程での断面図、第３図は
この発明の他の実施例における半導体装置の断面図であ
る。 ２１・・・Ｐ型半導体基体、２２−・・ｈ 、ｚ ７
・・・酸化膜、２８・・・開口部、２９・・・溝。 出願人代理人 弁理士 鈴 江 武 彦９− Ｏｎ １！２ 図 昭和 年 月 日 一゛ 若杉和夫殿 １示 願昭５７−２０２２９０号 名称 導体装置及びその製造方法 する者 つ関係 ａヶ許出願人 ・７）東京芝捕電気株式会社 人 対象 明細書 よシ増加する発明の数 ４ 騙補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２）明細書第６頁第１１行目に「Ｐ＋層」とあるを「
Ｐ＋層３１」と訂正する。 （３）明細書第６頁第１２行目に［プラズマＣＵＤ Ｊ
とあるを［プラズマＣＶＤ Ｊ と訂正する。 ２、特許請求の範囲 （１）−導電形半導体基板に対して逆導電形を示す埋込
層と、この埋込層上に埋込層と同導電形の半導体層を積
層した半導体基板の一部をメサエッチングし、そのメサ
溝の側面に形成された上記埋込層に接触する上記埋込層
と同導電形の電極引出１，７用のゲ１の半導体層を設け
たことを特徴とする半導体装置。 （２） −導電形半導体基板に対して逆導電形を示す
埋込層と、この埋込層上に埋込層と同導電形の半導体層
を積層した半導体基板の一部をメサエッチングし、その
メサ廊のＦｌｌ）而に形成された上記埋込層に接触する
上記埋込層と同導電形の電極引出し用の第１の半導体層
と、上記メサ溝の底部に上ｎピ半導体基板に接し上記半
導体基板と同導電形を示す第２の半導体層とを具備した
ことを特徴とする半導体装置。 （３）−導電形半導体基板に対して逆導電形を示す埋込
層と、この埋込層上に埋込層と同導電形の半導体層を積
層した半導体基板の一部をメサエッチングし、そのメサ
溝の側面に形成され部に上記半導体基板に接し上記半導
体基板と同導電形を示す第２の半導体層と、上記メサ溝
に埋立てられた絶縁部材とを具備したことを特徴とする
半導体装置。 （７）半導体基板表面の選択された領域に電極取出し用
の第１の半導体層を形成する工程と、上記電極取出し用
の第１の半導体層を側面の一部に有し、底部に埋込層を
露出する溝を形成する工程と、上記溝の側面に上記電極
取出し用の第１の半導体層と同導電型の半導体層を形成
する工程と、上記溝に向は方向性エツチングを施し、上
記半導体基板層を露出する様に掘り込む工程とを具備し
たことを特徴とする半導体装置の製造方法。 （８）半導体基板表面の選択された領域に電極取出し用
の第１の半導体層を形成する工程と、上記電極取出し用
の第１の半導体層を側面の一部に有し、底部に埋込層を
露出する溝を形成する工程と、上記溝の側面に上記電極
取出し用の第１の半導体層と同導電をの半導体層を形成
する工程と、上記ｍＫ向は方向性エツチングを施し、半
導体基板層を露出する様に掘り込む工程と、上記底部に
半導体基板と同導電型で高濃度の第２の半導体層を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。 （９）半導体基板表面の選択された領域に電極取出し用
の第１の半導体層を形成する工程と、部に有し、底部に
埋込層を露出する溝を形成すし、上記半導体基板層を露
出する様に掘り込む工程と、上記底部に半導体基板と同
導電型で高濃度の第２の半導体層を形成する工程と、上
記溝を絶縁部材で埋立てる工程とを具備したことを特徴
とする半導体装置の製造方法。 の製造方法。 出願人代理人 弁理士 鈴 江 武 彦４− ２３５−
の断面図、第２図（４）〜（ロ）はこの発明の一実施例
における半導体装置の各製造工程での断面図、第３図は
この発明の他の実施例における半導体装置の断面図であ
る。 ２１・・・Ｐ型半導体基体、２２−・・ｈ 、ｚ ７
・・・酸化膜、２８・・・開口部、２９・・・溝。 出願人代理人 弁理士 鈴 江 武 彦９− Ｏｎ １！２ 図 昭和 年 月 日 一゛ 若杉和夫殿 １示 願昭５７−２０２２９０号 名称 導体装置及びその製造方法 する者 つ関係 ａヶ許出願人 ・７）東京芝捕電気株式会社 人 対象 明細書 よシ増加する発明の数 ４ 騙補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２）明細書第６頁第１１行目に「Ｐ＋層」とあるを「
Ｐ＋層３１」と訂正する。 （３）明細書第６頁第１２行目に［プラズマＣＵＤ Ｊ
とあるを［プラズマＣＶＤ Ｊ と訂正する。 ２、特許請求の範囲 （１）−導電形半導体基板に対して逆導電形を示す埋込
層と、この埋込層上に埋込層と同導電形の半導体層を積
層した半導体基板の一部をメサエッチングし、そのメサ
溝の側面に形成された上記埋込層に接触する上記埋込層
と同導電形の電極引出１，７用のゲ１の半導体層を設け
たことを特徴とする半導体装置。 （２） −導電形半導体基板に対して逆導電形を示す
埋込層と、この埋込層上に埋込層と同導電形の半導体層
を積層した半導体基板の一部をメサエッチングし、その
メサ廊のＦｌｌ）而に形成された上記埋込層に接触する
上記埋込層と同導電形の電極引出し用の第１の半導体層
と、上記メサ溝の底部に上ｎピ半導体基板に接し上記半
導体基板と同導電形を示す第２の半導体層とを具備した
ことを特徴とする半導体装置。 （３）−導電形半導体基板に対して逆導電形を示す埋込
層と、この埋込層上に埋込層と同導電形の半導体層を積
層した半導体基板の一部をメサエッチングし、そのメサ
溝の側面に形成され部に上記半導体基板に接し上記半導
体基板と同導電形を示す第２の半導体層と、上記メサ溝
に埋立てられた絶縁部材とを具備したことを特徴とする
半導体装置。 （７）半導体基板表面の選択された領域に電極取出し用
の第１の半導体層を形成する工程と、上記電極取出し用
の第１の半導体層を側面の一部に有し、底部に埋込層を
露出する溝を形成する工程と、上記溝の側面に上記電極
取出し用の第１の半導体層と同導電型の半導体層を形成
する工程と、上記溝に向は方向性エツチングを施し、上
記半導体基板層を露出する様に掘り込む工程とを具備し
たことを特徴とする半導体装置の製造方法。 （８）半導体基板表面の選択された領域に電極取出し用
の第１の半導体層を形成する工程と、上記電極取出し用
の第１の半導体層を側面の一部に有し、底部に埋込層を
露出する溝を形成する工程と、上記溝の側面に上記電極
取出し用の第１の半導体層と同導電をの半導体層を形成
する工程と、上記ｍＫ向は方向性エツチングを施し、半
導体基板層を露出する様に掘り込む工程と、上記底部に
半導体基板と同導電型で高濃度の第２の半導体層を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。 （９）半導体基板表面の選択された領域に電極取出し用
の第１の半導体層を形成する工程と、部に有し、底部に
埋込層を露出する溝を形成すし、上記半導体基板層を露
出する様に掘り込む工程と、上記底部に半導体基板と同
導電型で高濃度の第２の半導体層を形成する工程と、上
記溝を絶縁部材で埋立てる工程とを具備したことを特徴
とする半導体装置の製造方法。 の製造方法。 出願人代理人 弁理士 鈴 江 武 彦４− ２３５−
Claims (2)
- （１）−導電形半導体基板上に逆導電形を示す埋込層と
この埋込層上に埋込層と同導電形の工♂タキシャル層を
積層した半導体基板の一部をメサエッチングし、そのメ
サ溝の側面に形成された上記埋込層に接触する埋込層と
同導電形の第１の拡散層と、上記メサ溝の底部に上記半
導体基板に接し、基板と同導電形を示す第２の拡散層と
、上記メサ溝に埋立てられた絶縁部材とを具備したこと
を特徴とする半導体装置。 - （２）半導体基板表面の選択された領域に電極取出し用
高濃度拡散層を形成する工程と、上記拡散層を側面の一
部に有し、底部に埋込層を露出する溝を形成する工程と
、上記溝の側面及び底部に上記拡散層と同導電型の拡散
層を形成する工程と、上記溝を更に側面の一部と底部に
半導体基板層を露出する様に堀シ込む工程と、上記底部
に半導体基板と同導電型で高濃度の拡散層を形成する工
程と、上記溝を絶縁部材で埋立てる工程と、上記埋立て
工程によって溝以外に被着された膜を除去して表面を平
坦化する工程とを具備したことを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20229082A JPS5992548A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置及びその製造方法 |
| EP83111551A EP0112489A1 (en) | 1982-11-18 | 1983-11-18 | Semiconductor device with compact isolation and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20229082A JPS5992548A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992548A true JPS5992548A (ja) | 1984-05-28 |
Family
ID=16455090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20229082A Pending JPS5992548A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0112489A1 (ja) |
| JP (1) | JPS5992548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191043A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置 |
| JPS6258657A (ja) * | 1985-09-06 | 1987-03-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3534418A1 (de) * | 1985-09-27 | 1987-04-02 | Telefunken Electronic Gmbh | Verfahren zum herstellen von vertiefungen in einem halbleiterbauelemente enthaltenden halbleiterkoerper |
| DE3752286T2 (de) * | 1986-12-22 | 2000-01-13 | Texas Instruments Inc | In einem tiefen Graben formierte Isolation mit Kontakt an der Oberfläche des Substrates |
| JP2733271B2 (ja) * | 1988-12-23 | 1998-03-30 | シャープ株式会社 | 半導体装置の製造方法 |
| US5001538A (en) * | 1988-12-28 | 1991-03-19 | Synergy Semiconductor Corporation | Bipolar sinker structure and process for forming same |
| EP1353368A1 (en) * | 2002-04-11 | 2003-10-15 | AMI Semiconductor Belgium BVBA | Semiconductor structure and method for manufacturing the same |
| GB0507157D0 (en) | 2005-04-08 | 2005-05-18 | Ami Semiconductor Belgium Bvba | Double trench for isolation of semiconductor devices |
| DE102006029682B4 (de) * | 2005-06-29 | 2015-01-08 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung der Struktur |
| US7468307B2 (en) | 2005-06-29 | 2008-12-23 | Infineon Technologies Ag | Semiconductor structure and method |
| DE102006029701B4 (de) * | 2006-06-28 | 2017-06-01 | Infineon Technologies Ag | Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils |
| US7982284B2 (en) | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4104086A (en) * | 1977-08-15 | 1978-08-01 | International Business Machines Corporation | Method for forming isolated regions of silicon utilizing reactive ion etching |
| US4140558A (en) * | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
-
1982
- 1982-11-18 JP JP20229082A patent/JPS5992548A/ja active Pending
-
1983
- 1983-11-18 EP EP83111551A patent/EP0112489A1/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191043A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置 |
| JPS6258657A (ja) * | 1985-09-06 | 1987-03-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0112489A1 (en) | 1984-07-04 |
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