JPS61851A - ダイレクトメモリアクセス回路のデ−タチエ−ン方式 - Google Patents
ダイレクトメモリアクセス回路のデ−タチエ−ン方式Info
- Publication number
- JPS61851A JPS61851A JP12224984A JP12224984A JPS61851A JP S61851 A JPS61851 A JP S61851A JP 12224984 A JP12224984 A JP 12224984A JP 12224984 A JP12224984 A JP 12224984A JP S61851 A JPS61851 A JP S61851A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- transfer
- address
- direct memory
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイレクトメモリアクセス回路のデータチェー
ン方式に関する。
ン方式に関する。
従来のダイレクトメモリアクセス回路（以下ＤＭＡ回路
という）により転送されるデータのデータチェー／方式
においては、ＤＭＡ回路に、転送データを格納するメモ
リ上の複数のエリアに対し各々そのエリ′アの先頭アド
レスと格納バイト数を保持するレジスタ群を設けている
。このレジスタ群よシ先頭アドレス及び、格納ノ（イト
数を順次読み出し、先頭アドレスよシ順番にデータ転送
を行なう。そしてレジスタより読み出したバイト数分の
転送を終了すると、次のレジスタよシ、先頭アドレスと
転送）（イト数を読み出し、チェーンされたメモリ上の
次のデータ転送エリアに対して、データ転送を行なう動
作をくり返し、チェーンされたメモリ上のエリアに対し
てデータの転送を行っていた。しかし、メモリ上のデー
タ格納エリアのチェーンの数が大きい場合は、前記レジ
スタ群や、そのレジスタ群よシ、所定のバイト数の転送
が終わる度に読み出す周圧回路が大きく、複雑になると
いう欠点があった。
という）により転送されるデータのデータチェー／方式
においては、ＤＭＡ回路に、転送データを格納するメモ
リ上の複数のエリアに対し各々そのエリ′アの先頭アド
レスと格納バイト数を保持するレジスタ群を設けている
。このレジスタ群よシ先頭アドレス及び、格納ノ（イト
数を順次読み出し、先頭アドレスよシ順番にデータ転送
を行なう。そしてレジスタより読み出したバイト数分の
転送を終了すると、次のレジスタよシ、先頭アドレスと
転送）（イト数を読み出し、チェーンされたメモリ上の
次のデータ転送エリアに対して、データ転送を行なう動
作をくり返し、チェーンされたメモリ上のエリアに対し
てデータの転送を行っていた。しかし、メモリ上のデー
タ格納エリアのチェーンの数が大きい場合は、前記レジ
スタ群や、そのレジスタ群よシ、所定のバイト数の転送
が終わる度に読み出す周圧回路が大きく、複雑になると
いう欠点があった。
本発明は、メモリ上の複数のデータ転送エリアに対し、
その上位アドレスを、データ転送エリアのチェーンされ
る順番にノ１−ドウエアキューに格納し、そのキューよ
シ取′シ出された内容をデータ転送エリアの上位アドレ
スとし、ＤＭＡ回路がデータを一バイト転送する度に１
づつカウントアツプするカウンタ回路の出力を、下位ア
ドレスとすることにより、従来回路では複雑であった回
路を、簡単にして上記欠点を除去したダイレクトメモリ
アクセス回路のデータチェーン方式を提供することを目
的とするものである。
その上位アドレスを、データ転送エリアのチェーンされ
る順番にノ１−ドウエアキューに格納し、そのキューよ
シ取′シ出された内容をデータ転送エリアの上位アドレ
スとし、ＤＭＡ回路がデータを一バイト転送する度に１
づつカウントアツプするカウンタ回路の出力を、下位ア
ドレスとすることにより、従来回路では複雑であった回
路を、簡単にして上記欠点を除去したダイレクトメモリ
アクセス回路のデータチェーン方式を提供することを目
的とするものである。
そのための本発明の構成は、ダイレクトメモリアクセス
回路と、該ダイレクトメモリアクセス回路が転送を行な
うデータを格納するためのメモリと、前記メモリに転送
するデータの転送先アドレスを格納するためのノ）−ド
ウエアキューと、前記ダイレクトメモリアクセス回路が
データを１バイト転送する毎にカウントアツプし、カウ
ンターが巡する毎に該ノ１−ドウエアキューの内容を取
出すカウンタ回路と、前記ダイレクトメモリアクセス回
路、ノ・−ドウエアー！ｒニー、及びメモリを相互に接
続してデータ転送を行なうバスとから構成してなシ、前
記ダイレクトメモリアクセス回路の動作時に前記ハード
ウェアキューから出力されるデータを前記メモリに対す
る転送先アドレスの上位アドレスとし、前記カウンタ回
路からの出力を下位アドレスとすることにより、前記メ
モリ」−の不連続な転送データの格納アドレスに対して
、連続してダイレクトメモリアクセス転送を行なうこと
を特徴とするものである。
回路と、該ダイレクトメモリアクセス回路が転送を行な
うデータを格納するためのメモリと、前記メモリに転送
するデータの転送先アドレスを格納するためのノ）−ド
ウエアキューと、前記ダイレクトメモリアクセス回路が
データを１バイト転送する毎にカウントアツプし、カウ
ンターが巡する毎に該ノ１−ドウエアキューの内容を取
出すカウンタ回路と、前記ダイレクトメモリアクセス回
路、ノ・−ドウエアー！ｒニー、及びメモリを相互に接
続してデータ転送を行なうバスとから構成してなシ、前
記ダイレクトメモリアクセス回路の動作時に前記ハード
ウェアキューから出力されるデータを前記メモリに対す
る転送先アドレスの上位アドレスとし、前記カウンタ回
路からの出力を下位アドレスとすることにより、前記メ
モリ」−の不連続な転送データの格納アドレスに対して
、連続してダイレクトメモリアクセス転送を行なうこと
を特徴とするものである。
次にその一実施例につき図面と共に説明する。
図は本発明に係るダイレクトメモリアクセス回路のデー
タチェーン方式の一実施例を示す回路図である。
タチェーン方式の一実施例を示す回路図である。
同図中、ｌはダイレクトメモリアクセス回路（以下ＤＭ
Ａ回路という）、２はカウンタ回路、３はハードウェア
キュー、４はメモリ、７はこれらのブロック１，２，３
．４を接続するデータバスである。各ブロックの接続は
、ＤＭＡ回路ｌからカウンタ回路２に対しては、ＤＭＡ
回路ｌがデータ転送を行っていることを知らせる転送信
号９が接続される。又カウンタ回路２からハードウェア
キュー３の内容を読み出す為のキューリード信号８が接
続される。又カラ／り回路からメモリの格納データの下
位アドレス５が接続される。又ハードウェアキュー３か
ら上位アドレス６信号が接続される。さらに、ＤＭＡ回
路１、ハードウェアキュー３、メモリ４に対してデータ
バス７が接続される。
Ａ回路という）、２はカウンタ回路、３はハードウェア
キュー、４はメモリ、７はこれらのブロック１，２，３
．４を接続するデータバスである。各ブロックの接続は
、ＤＭＡ回路ｌからカウンタ回路２に対しては、ＤＭＡ
回路ｌがデータ転送を行っていることを知らせる転送信
号９が接続される。又カウンタ回路２からハードウェア
キュー３の内容を読み出す為のキューリード信号８が接
続される。又カラ／り回路からメモリの格納データの下
位アドレス５が接続される。又ハードウェアキュー３か
ら上位アドレス６信号が接続される。さらに、ＤＭＡ回
路１、ハードウェアキュー３、メモリ４に対してデータ
バス７が接続される。
次に本実施例における動作を説明する。まず、ＤＭＡ回
路１を動作させる以前に、プロセッサは、データバス７
全通して、ノ・−ドウエアキュー３の格納エリアに対し
てメモリ４のＤＭＡ転送データの格納エリアのうちの上
位アドレスを格納エリアのチェーンされた順番に積み込
んでおく。この時格納エリアのサイズは、カウンタ回路
２が一巡する値と等しいバイト数、をとる。
路１を動作させる以前に、プロセッサは、データバス７
全通して、ノ・−ドウエアキュー３の格納エリアに対し
てメモリ４のＤＭＡ転送データの格納エリアのうちの上
位アドレスを格納エリアのチェーンされた順番に積み込
んでおく。この時格納エリアのサイズは、カウンタ回路
２が一巡する値と等しいバイト数、をとる。
格納エリアの上位アトＶスはハードウェアキュー３から
メモリ４に接続される上位アドレス６と同じビット中に
おいて先頭アドレスから末尾アドレスまで変化がなく、
先頭アドレスの下位アドレスは０よシ始まる様に設定さ
れているとする。
メモリ４に接続される上位アドレス６と同じビット中に
おいて先頭アドレスから末尾アドレスまで変化がなく、
先頭アドレスの下位アドレスは０よシ始まる様に設定さ
れているとする。
ハードウェアキュー３の設定が終わった後、ＤＭＡ回路
１を起動させると、転送信号９によりカウンタ回路２は
クリアされ、−・−ドウエアキュー３から内容を１つ取
り出す。カウンタ回路２の下位アドレス５はすべて０１
よシ始まり、すべて“ｌ”となって、また、すべて“θ
″に戻ると、ハードウェアキュー３の次の内容をと９出
して、それを上位アドレス６として出′力する。
１を起動させると、転送信号９によりカウンタ回路２は
クリアされ、−・−ドウエアキュー３から内容を１つ取
り出す。カウンタ回路２の下位アドレス５はすべて０１
よシ始まり、すべて“ｌ”となって、また、すべて“θ
″に戻ると、ハードウェアキュー３の次の内容をと９出
して、それを上位アドレス６として出′力する。
上位アドレス６がハードウェアキュー３から取シ出され
た内容により変化した為に、メモリ上のデータ格納エリ
アは、チェーンされた次のエリアに移シ、さらに前記と
同様の動作をくシ返してまた、次のチェーンされたエリ
アにデータを転送する。Ｄ］ＶＩＡ転送は、ＤＭＡ回路
１に設定されたバイト数分だけ転送を行った後終了する
。
た内容により変化した為に、メモリ上のデータ格納エリ
アは、チェーンされた次のエリアに移シ、さらに前記と
同様の動作をくシ返してまた、次のチェーンされたエリ
アにデータを転送する。Ｄ］ＶＩＡ転送は、ＤＭＡ回路
１に設定されたバイト数分だけ転送を行った後終了する
。
以上の様にしてｌ）ＭＡ転送データのメモリ上における
データチェーンがなされる。
データチェーンがなされる。
以上説明した如く、本発明に係るダイレクトメモリアク
セス回路のデータチェー／方式によれば、メモリ上の複
数のデータ転送エリアに対し、その上位アドレスを、デ
ータ転送エリアのチェーンされる順番にハードウェアキ
ューに格納し、そのキューより取り出された内容をデー
タ転送エリアの上位アドレスとし、ＤＭＡ回路がデータ
を一バイト転送する度に１づつカウントアツプするカウ
ンタ回路の出力を、下位アドレスとするようＫしている
ため、メ七り上の不連続な転送データの格納アドレスに
対して連続してＤ Ｍ Ａ転送を行なえるという効果が
あシ、しかも回路を簡単化しコストを低減しうるという
利点がある。
セス回路のデータチェー／方式によれば、メモリ上の複
数のデータ転送エリアに対し、その上位アドレスを、デ
ータ転送エリアのチェーンされる順番にハードウェアキ
ューに格納し、そのキューより取り出された内容をデー
タ転送エリアの上位アドレスとし、ＤＭＡ回路がデータ
を一バイト転送する度に１づつカウントアツプするカウ
ンタ回路の出力を、下位アドレスとするようＫしている
ため、メ七り上の不連続な転送データの格納アドレスに
対して連続してＤ Ｍ Ａ転送を行なえるという効果が
あシ、しかも回路を簡単化しコストを低減しうるという
利点がある。
図は本発明に係るダイレクトメモリアクセス回路のデー
タチェーン方式の一実施例を示す回路図である。 １−・・ダイレクトメモリアクセス回路２・・・カウン
タ回路 ３・・・ハードウェアキュー
タチェーン方式の一実施例を示す回路図である。 １−・・ダイレクトメモリアクセス回路２・・・カウン
タ回路 ３・・・ハードウェアキュー
Claims (1)
- ダイレクトメモリアクセス回路と、該ダイレクトメモリ
アクセス回路が転送を行なうデータを格納するためのメ
モリと、前記メモリに転送するデータの転送先アドレス
を格納するためのハードウェアキューと、前記ダイレク
トメモリアクセス回路がデータを１バイト転送する毎に
カウントアップし、カウンターが巡する毎に該ハードウ
ェアキューの内容を取出すカウンタ回路と、前記ダイレ
クトメモリアクセス回路、ハードウェアキュー、及びメ
モリを相互に接続してデータ転送を行なうバスとから構
成してなり、前記ダイレクトメモリアクセス回路の動作
時に前記ハードウェアキューから出力されるデータを前
記メモリに対する転送先アドレスの上位アドレスとし、
前記カウンタ回路からの出力を下位アドレスとすること
により、前記メモリ上の不連続な転送データの格納アド
レスに対して、連続してダイレクトメモリアクセス転送
を行なうことを特徴とするダイレクトメモリアクセス回
路のデータチェーン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12224984A JPS61851A (ja) | 1984-06-14 | 1984-06-14 | ダイレクトメモリアクセス回路のデ−タチエ−ン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12224984A JPS61851A (ja) | 1984-06-14 | 1984-06-14 | ダイレクトメモリアクセス回路のデ−タチエ−ン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61851A true JPS61851A (ja) | 1986-01-06 |
Family
ID=14831282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12224984A Pending JPS61851A (ja) | 1984-06-14 | 1984-06-14 | ダイレクトメモリアクセス回路のデ−タチエ−ン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61851A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597630A (en) * | 1979-01-17 | 1980-07-25 | Hitachi Ltd | Data transfer system for data process system |
| JPS5720841A (en) * | 1980-07-15 | 1982-02-03 | Ricoh Co Ltd | Memory controlling circuit |
| JPS5769577A (en) * | 1980-10-16 | 1982-04-28 | Sony Corp | Address circuit |
| JPS58181134A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | デ−タ転送回路 |
| JPS58189719A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Eng Co Ltd | デ−タ転送制御方式 |
-
1984
- 1984-06-14 JP JP12224984A patent/JPS61851A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597630A (en) * | 1979-01-17 | 1980-07-25 | Hitachi Ltd | Data transfer system for data process system |
| JPS5720841A (en) * | 1980-07-15 | 1982-02-03 | Ricoh Co Ltd | Memory controlling circuit |
| JPS5769577A (en) * | 1980-10-16 | 1982-04-28 | Sony Corp | Address circuit |
| JPS58181134A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | デ−タ転送回路 |
| JPS58189719A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Eng Co Ltd | デ−タ転送制御方式 |
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