JP3094346B2 - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JP3094346B2 JP3094346B2 JP03297140A JP29714091A JP3094346B2 JP 3094346 B2 JP3094346 B2 JP 3094346B2 JP 03297140 A JP03297140 A JP 03297140A JP 29714091 A JP29714091 A JP 29714091A JP 3094346 B2 JP3094346 B2 JP 3094346B2
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- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像メモリ装置に関す
る。
る。
【０００２】
【従来の技術】従来、画像メモリ装置のアクセスは、基
本的に画素単位である。また、マルチポート、即ち、複
数の入出力を実現する方法として、入出力バスを介して
画像メモリにアクセスする構成が提案されているが、こ
の構成でも、アクセスは基本的に画素単位で行なわれ
る。
本的に画素単位である。また、マルチポート、即ち、複
数の入出力を実現する方法として、入出力バスを介して
画像メモリにアクセスする構成が提案されているが、こ
の構成でも、アクセスは基本的に画素単位で行なわれ
る。
【０００３】
【発明が解決しようとする課題】上述のように、マルチ
ポート化したとしても、入出力バスの転送速度に制限が
あることから、１つの入出力（Ｉ／Ｏ）回路がアクセス
している間に、他の入出力回路のアクセスを割り込ませ
ることは難しく、特に大容量の画像メモリ装置の場合に
は、長時間待たされることが多い。
ポート化したとしても、入出力バスの転送速度に制限が
あることから、１つの入出力（Ｉ／Ｏ）回路がアクセス
している間に、他の入出力回路のアクセスを割り込ませ
ることは難しく、特に大容量の画像メモリ装置の場合に
は、長時間待たされることが多い。
【０００４】画像メモリの場合には、データの管理を画
像のフレーム（又はフィールド）単位として簡素化する
ことも考えられるが、画素データ単位のアクセス方式を
マルチポート・メモリに適用すると、フレーム単位での
データ管理が難しくなり、複雑なアドレス管理が必要に
なる。
像のフレーム（又はフィールド）単位として簡素化する
ことも考えられるが、画素データ単位のアクセス方式を
マルチポート・メモリに適用すると、フレーム単位での
データ管理が難しくなり、複雑なアドレス管理が必要に
なる。
【０００５】本発明は、入出力バスを有効利用し、アド
レス管理を簡素化した画像メモリ装置を提示することを
目的とする。
レス管理を簡素化した画像メモリ装置を提示することを
目的とする。
【０００６】
【課題を解決するための手段】本発明に係る画像メモリ
装置は、メモリと、入力画像データのデータ量に基づ
き、パケットの数と各パケットのデータ量とを決定する
決定手段と、前記入力画像データを前記決定手段により
決定されるデータ量を単位とするパケットに分割し、前
記パケット単位で前記画像データを出力するパケット化
手段と、前記入力画像データのデータ量に基づき、前記
メモリにおいて各パケットの画像データの書き込みを開
始する先頭アドレスを各パケット毎に発生するアドレス
発生手段と、前記アドレス発生手段により発生される先
頭アドレスに基づいて前記パケット化手段から出力され
る画像データを前記メモリに前記パケット単位で間欠的
に書き込む書き込み手段とを備えることを特徴とする。
本発明に係る画像メモリ装置はまた、メモリと、入力画
像データのデータ量に基づき、パケットの数と各パケッ
トのデータ量とを決定する決定手段と、前記入力画像デ
ータを前記決定手段により決定されるデータ量を単位と
するパケットに分割し、前記パケット単位で前記画像デ
ータを出力するパケット化手段と、前記入力画像データ
のデータ量に基づき、前記メモリにおいて各パケットの
画像データの書き込みを開始する先頭アドレスを各パケ
ット毎に発生するアドレス発生手段と、前記アドレス発
生手段により発生される先頭アドレスに基づいて前記パ
ケット化手段から出力される画像データを前記メモリに
前記パケット単位で間欠的に書き込む書き込み手段と、
前記パケット化手段から出力されるパケットが前記メモ
リに記録された後、前記パケット化手段より次のパケッ
トが出力される間に他の処理の割り込みを許可する制御
手段とを備えることを特徴とする。
装置は、メモリと、入力画像データのデータ量に基づ
き、パケットの数と各パケットのデータ量とを決定する
決定手段と、前記入力画像データを前記決定手段により
決定されるデータ量を単位とするパケットに分割し、前
記パケット単位で前記画像データを出力するパケット化
手段と、前記入力画像データのデータ量に基づき、前記
メモリにおいて各パケットの画像データの書き込みを開
始する先頭アドレスを各パケット毎に発生するアドレス
発生手段と、前記アドレス発生手段により発生される先
頭アドレスに基づいて前記パケット化手段から出力され
る画像データを前記メモリに前記パケット単位で間欠的
に書き込む書き込み手段とを備えることを特徴とする。
本発明に係る画像メモリ装置はまた、メモリと、入力画
像データのデータ量に基づき、パケットの数と各パケッ
トのデータ量とを決定する決定手段と、前記入力画像デ
ータを前記決定手段により決定されるデータ量を単位と
するパケットに分割し、前記パケット単位で前記画像デ
ータを出力するパケット化手段と、前記入力画像データ
のデータ量に基づき、前記メモリにおいて各パケットの
画像データの書き込みを開始する先頭アドレスを各パケ
ット毎に発生するアドレス発生手段と、前記アドレス発
生手段により発生される先頭アドレスに基づいて前記パ
ケット化手段から出力される画像データを前記メモリに
前記パケット単位で間欠的に書き込む書き込み手段と、
前記パケット化手段から出力されるパケットが前記メモ
リに記録された後、前記パケット化手段より次のパケッ
トが出力される間に他の処理の割り込みを許可する制御
手段とを備えることを特徴とする。
【０００７】
【作用】上記発生手段により各パケットの先頭アドレス
を得られるので、複雑なアドレス管理をしなくても、画
像データを迅速にメモリに書き込み、読み出すことがで
きる。
を得られるので、複雑なアドレス管理をしなくても、画
像データを迅速にメモリに書き込み、読み出すことがで
きる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００９】図１は、本発明の一実施例の構成ブロック
図を示す。図１（ａ）は全体の構成ブロック図、同
（ｂ）は入力ポートであるＡ／Ｄ変換回路の内部回路例
である。
図を示す。図１（ａ）は全体の構成ブロック図、同
（ｂ）は入力ポートであるＡ／Ｄ変換回路の内部回路例
である。
【００１０】図１（ａ）において、１０は画像データを
記憶するメモリであり、複数フレームを記憶できるメモ
リ容量を具備する。１１はメモリ１０を制御するメモリ
制御回路である。１２はメモリ制御回路１１を介してメ
モリ１０にアクセスするための画像データ・バス、１
４，１６はアナログ・ビデオ信号をディジタル化するＡ
／Ｄ変換回路、１８，２０は、画像データ・バス１２上
にメモリ１０から読み出された画像データをアナログ化
して出力するＤ／Ａ変換回路である。
記憶するメモリであり、複数フレームを記憶できるメモ
リ容量を具備する。１１はメモリ１０を制御するメモリ
制御回路である。１２はメモリ制御回路１１を介してメ
モリ１０にアクセスするための画像データ・バス、１
４，１６はアナログ・ビデオ信号をディジタル化するＡ
／Ｄ変換回路、１８，２０は、画像データ・バス１２上
にメモリ１０から読み出された画像データをアナログ化
して出力するＤ／Ａ変換回路である。
【００１１】本実施例では、Ａ／Ｄ変換回路１４をカメ
ラ入力用、Ａ／Ｄ変換回路１６をライン入力用とし、Ｄ
／Ａ変換回路１８をＶＴＲ出力用、Ｄ／Ａ変換回路２０
をモニタ出力用としており、画像データ・バス１２とは
パケット単位で入出力する。
ラ入力用、Ａ／Ｄ変換回路１６をライン入力用とし、Ｄ
／Ａ変換回路１８をＶＴＲ出力用、Ｄ／Ａ変換回路２０
をモニタ出力用としており、画像データ・バス１２とは
パケット単位で入出力する。
【００１２】Ａ／Ｄ変換回路１４は、図１（ｂ）に示す
ように、Ａ／Ｄ変換器２２、及びＡ／Ｄ変換器２２の８
ビット出力をパケット化するためのＭ個のＦＩＦＯ（先
入れ先出し）メモリ２４からなる。Ａ／Ｄ変換回路１６
も同様の構成である。Ｄ／Ａ変換回路１８，２０は、Ａ
／Ｄ変換回路１４，１６とは逆に、画像データ・バス１
２からのパケットが入力するＭ個のＦＩＦＯメモリと、
当該ＦＩＦＯメモリの出力をアナログ化するＤ／Ａ変換
器とからなる。
ように、Ａ／Ｄ変換器２２、及びＡ／Ｄ変換器２２の８
ビット出力をパケット化するためのＭ個のＦＩＦＯ（先
入れ先出し）メモリ２４からなる。Ａ／Ｄ変換回路１６
も同様の構成である。Ｄ／Ａ変換回路１８，２０は、Ａ
／Ｄ変換回路１４，１６とは逆に、画像データ・バス１
２からのパケットが入力するＭ個のＦＩＦＯメモリと、
当該ＦＩＦＯメモリの出力をアナログ化するＤ／Ａ変換
器とからなる。
【００１３】２６は画像データ・バス１２及びメモリ制
御回路１１を介した、Ａ／Ｄ変換回路１４，１６及びＤ
／Ａ変換回路１８，２０とメモリ１０との入出力を制御
するバス制御回路である。２８は、バス制御回路２６か
らのフレーム番号及びフレーム数の指定に対して、メモ
リ１０の先頭アドレス、必要なパケット数及び１パケッ
トのデータ数を出力するアドレス変換回路であり、初期
値を記憶するＲＯＭと動作中の更新用のＲＡＭからな
る。
御回路１１を介した、Ａ／Ｄ変換回路１４，１６及びＤ
／Ａ変換回路１８，２０とメモリ１０との入出力を制御
するバス制御回路である。２８は、バス制御回路２６か
らのフレーム番号及びフレーム数の指定に対して、メモ
リ１０の先頭アドレス、必要なパケット数及び１パケッ
トのデータ数を出力するアドレス変換回路であり、初期
値を記憶するＲＯＭと動作中の更新用のＲＡＭからな
る。
【００１４】３０は全体を制御するＣＰＵ、３２は動作
状態表示用のモニタ、３４はモニタ３２を制御するモニ
タ制御回路、３６はＣＰＵ３０、モニタ制御回路３４及
びバス制御回路２６を相互接続するＣＰＵバスである。
状態表示用のモニタ、３４はモニタ３２を制御するモニ
タ制御回路、３６はＣＰＵ３０、モニタ制御回路３４及
びバス制御回路２６を相互接続するＣＰＵバスである。
【００１５】先ず、カメラ入力をメモリ１０に記憶する
場合を例に、本実施例の動作を説明する。図２はその動
作フローチャートを示す。ＣＰＵ３０は、バス制御回路
２６に対し、カメラ入力の記録スタート、及び記録量
（フレーム番号とフレーム数）を出力する（Ｓ１）。バ
ス制御回路２６は、アドレス変換回路２８を参照し、Ｃ
ＰＵ３０からのフレーム番号及びフレーム数を、メモリ
１０の先頭アドレス、必要なパケット数ｎ及び１パケッ
トのデータ数ｑを得る。そして、得た１パケットのデー
タ数ｑを画像データ・バス１２を介してＡ／Ｄ変換回路
１４に転送し、先頭アドレス１０をメモリ制御回路１１
に転送する。
場合を例に、本実施例の動作を説明する。図２はその動
作フローチャートを示す。ＣＰＵ３０は、バス制御回路
２６に対し、カメラ入力の記録スタート、及び記録量
（フレーム番号とフレーム数）を出力する（Ｓ１）。バ
ス制御回路２６は、アドレス変換回路２８を参照し、Ｃ
ＰＵ３０からのフレーム番号及びフレーム数を、メモリ
１０の先頭アドレス、必要なパケット数ｎ及び１パケッ
トのデータ数ｑを得る。そして、得た１パケットのデー
タ数ｑを画像データ・バス１２を介してＡ／Ｄ変換回路
１４に転送し、先頭アドレス１０をメモリ制御回路１１
に転送する。
【００１６】Ａ／Ｄ変換回路１４では、ＦＩＦＯメモリ
２４の制御部に１パケットのデータ数ｑがセットされ
（Ｓ３）、Ａ／Ｄ変換器２２がカメラ入力のアナログ・
ビデオ信号をディジタル化し、ＦＩＦＯメモリ２４に蓄
積する。ＦＩＦＯメモリ２４に１パケット分のｑ個のデ
ータが蓄積されると、転送要求を画像データ・バス１２
上に出力する。
２４の制御部に１パケットのデータ数ｑがセットされ
（Ｓ３）、Ａ／Ｄ変換器２２がカメラ入力のアナログ・
ビデオ信号をディジタル化し、ＦＩＦＯメモリ２４に蓄
積する。ＦＩＦＯメモリ２４に１パケット分のｑ個のデ
ータが蓄積されると、転送要求を画像データ・バス１２
上に出力する。
【００１７】他方、バス制御回路２６は、パケット数管
理用の変数ｘをクリアし（Ｓ５）、転送する各パケット
毎に、その先頭アドレスをメモリ制御回路１１に転送し
（Ｓ７）、Ａ／Ｄ変換回路１４からの転送要求を待つ
（Ｓ８）。Ａ／Ｄ変換回路１４からの転送要求に対して
画像データ・バス１２をＡ／Ｄ変換回路１４のために解
放し、メモリ制御回路１１は、Ａ／Ｄ変換回路１４から
のデータをメモリ１０に書き込んでいく。
理用の変数ｘをクリアし（Ｓ５）、転送する各パケット
毎に、その先頭アドレスをメモリ制御回路１１に転送し
（Ｓ７）、Ａ／Ｄ変換回路１４からの転送要求を待つ
（Ｓ８）。Ａ／Ｄ変換回路１４からの転送要求に対して
画像データ・バス１２をＡ／Ｄ変換回路１４のために解
放し、メモリ制御回路１１は、Ａ／Ｄ変換回路１４から
のデータをメモリ１０に書き込んでいく。
【００１８】メモリ１０がＤ−ＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）からなる場合には、その
高速ページ・モード又はこれに相当する書き込みモード
で、画像データ・バス１２上のデータを高速にメモリ１
０に書き込む。１パケット分のデータを書き込んだら、
バス制御回路２６に終了メッセージを送る（Ｓ９）。バ
ス制御回路２６は当該終了メッセージに応じて変数ｘを
インクリメントする（Ｓ１０）。
ランダム・アクセス・メモリ）からなる場合には、その
高速ページ・モード又はこれに相当する書き込みモード
で、画像データ・バス１２上のデータを高速にメモリ１
０に書き込む。１パケット分のデータを書き込んだら、
バス制御回路２６に終了メッセージを送る（Ｓ９）。バ
ス制御回路２６は当該終了メッセージに応じて変数ｘを
インクリメントする（Ｓ１０）。
【００１９】必要な数ｎのパケットを転送するまで、即
ち、ｎ＝ｘとなるまで（Ｓ６）、Ｓ７〜９を繰り返し、
ｎ＝ｘになったら、ＣＰＵ３０に終了メッセージを送
り、ＣＰＵ３０はカメラ入力の記憶制御を終了する。
ち、ｎ＝ｘとなるまで（Ｓ６）、Ｓ７〜９を繰り返し、
ｎ＝ｘになったら、ＣＰＵ３０に終了メッセージを送
り、ＣＰＵ３０はカメラ入力の記憶制御を終了する。
【００２０】図３は、１パケットのデータ構成を示す。
ｑは、バス制御回路２６により指定される１パケットの
データ数であり、変更自在である。また、ｐは画像デー
タ・バスの幅（バイト）である。１パケットのデータ数
ｍは、 ｍ＝ｑ×ｐ である。
ｑは、バス制御回路２６により指定される１パケットの
データ数であり、変更自在である。また、ｐは画像デー
タ・バスの幅（バイト）である。１パケットのデータ数
ｍは、 ｍ＝ｑ×ｐ である。
【００２１】図４は、カメラ入力をメモリ１０に書き込
む上述の動作のタイミング・チャートを示す。図中、Ａ
はＡ／Ｄ変換回路１４に１パケット分のデータを蓄積す
る期間を示し、Ｂはメモリ１０に１パケット分のデータ
を書き込む期間を示す。期間Ａの中で、期間Ｂを除いた
期間Ｃについては、画像データ・バス１２を使用してお
らず、この期間Ｃ内に、他のＡ／Ｄ変換回路１６又はＤ
／Ａ変換回路１８，２０により使用できる。
む上述の動作のタイミング・チャートを示す。図中、Ａ
はＡ／Ｄ変換回路１４に１パケット分のデータを蓄積す
る期間を示し、Ｂはメモリ１０に１パケット分のデータ
を書き込む期間を示す。期間Ａの中で、期間Ｂを除いた
期間Ｃについては、画像データ・バス１２を使用してお
らず、この期間Ｃ内に、他のＡ／Ｄ変換回路１６又はＤ
／Ａ変換回路１８，２０により使用できる。
【００２２】図５は、期間Ｃ内に、ＶＴＲ出力（Ｄ／Ａ
変換回路１８）、ライン入力（Ａ／Ｄ変換回路１６）、
及びモニタ出力（Ｄ／Ａ変換回路２０）を順次、割り込
ませた場合のタイミング・チャートを示す。これによ
り、カメラ入力をメモリ１０に書き込み、メモリ１０の
内容をＶＴＲに出力し、ライン入力をメモリ１０に書き
込み、メモリ１０の内容をモニタに出力するという４つ
の仕事を短期間に実行できるようになる。
変換回路１８）、ライン入力（Ａ／Ｄ変換回路１６）、
及びモニタ出力（Ｄ／Ａ変換回路２０）を順次、割り込
ませた場合のタイミング・チャートを示す。これによ
り、カメラ入力をメモリ１０に書き込み、メモリ１０の
内容をＶＴＲに出力し、ライン入力をメモリ１０に書き
込み、メモリ１０の内容をモニタに出力するという４つ
の仕事を短期間に実行できるようになる。
【００２３】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、各パケットの先頭アドレスを得ら
れる様にしたので、複雑なアドレス管理をしなくても画
像データを迅速にメモリに書き込み、読み出すことがで
きる。画像データをパケット単位で間欠的にメモリに書
き込むことにより、各パケットをメモリに書き込んだ
後、次のパケットの書込みを行うまでの間に他の処理の
メモリアクセスを可能とし、システムの処理効率を向上
することができる。また、入力画像データのデータ量に
応じてパケットサイズを決定することにより、効率的な
メモリアクセスを可能とすると共に、メモリスペースを
有効に利用することが可能である。
に、本発明によれば、各パケットの先頭アドレスを得ら
れる様にしたので、複雑なアドレス管理をしなくても画
像データを迅速にメモリに書き込み、読み出すことがで
きる。画像データをパケット単位で間欠的にメモリに書
き込むことにより、各パケットをメモリに書き込んだ
後、次のパケットの書込みを行うまでの間に他の処理の
メモリアクセスを可能とし、システムの処理効率を向上
することができる。また、入力画像データのデータ量に
応じてパケットサイズを決定することにより、効率的な
メモリアクセスを可能とすると共に、メモリスペースを
有効に利用することが可能である。
【図１】 本発明の一実施例の構成ブロック図である。
【図２】 本実施例のフローチャートである。
【図３】 本実施例のパケットの構成図である。
【図４】 カメラ入力に対する本実施例のタイミング・
チャートである。
チャートである。
【図５】 本実施例の、カメラ入力、ＶＴＲ出力、ライ
ン入力及びモニタ出力のタイミング・チャートである。
ン入力及びモニタ出力のタイミング・チャートである。
１０：メモリ １１：メモリ制御回路 １２：画像デー
タ・バス １４，１６：Ａ／Ｄ変換回路 １８，２０：
Ｄ／Ａ変換回路 ２２：Ａ／Ｄ変換器 ２４：ＦＩＦＯ
（先入れ先出し）メモリ ２６：バス制御回路 ２８：
アドレス変換回路 ３０：ＣＰＵ ３２：モニタ ３４：モニタ制御回路
３６：ＣＰＵバス
タ・バス １４，１６：Ａ／Ｄ変換回路 １８，２０：
Ｄ／Ａ変換回路 ２２：Ａ／Ｄ変換器 ２４：ＦＩＦＯ
（先入れ先出し）メモリ ２６：バス制御回路 ２８：
アドレス変換回路 ３０：ＣＰＵ ３２：モニタ ３４：モニタ制御回路
３６：ＣＰＵバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑名 一朗 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (56)参考文献 特開 平２−311935（ＪＰ，Ａ) 特開 平５−130549（ＪＰ，Ａ) 特開 平２−191048（ＪＰ，Ａ) 特開 昭62−198925（ＪＰ，Ａ) 特公 昭60−53327（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/60 G06F 13/16 510 G09G 5/00 550 G09G 5/39 H04N 5/907
Claims (5)
- 【請求項１】 メモリと、入力画像データのデータ量に基づき、パケットの数と各
パケットのデータ量とを決定する決定手段と、 前記入力画像データを前記決定手段により決定されるデ
ータ量を単位とするパケットに分割し、 前記パケット単
位で前記画像データを出力するパケット化手段と、前記入力画像データのデータ量に基づき、 前記メモリに
おいて各パケットの画像データの書き込みを開始する先
頭アドレスを各パケット毎に発生するアドレス発生手段
と、 前記アドレス発生手段により発生される先頭アドレスに
基づいて前記パケット化手段から出力される画像データ
を前記メモリに前記パケット単位で間欠的に書き込む書
き込み手段とを備えることを特徴とする画像メモリ装
置。 - 【請求項２】 前記アドレス発生手段は更に、前記入力
画像データのフレーム番号に基づき、前記メモリにおけ
る前記フレームの画像データの書き込みを開始するフレ
ーム先頭アドレスを発生する請求項１に記載の画像メモ
リ装置。 - 【請求項３】 前記パケット化手段は、１フレームの前
記画像データから複数の前記パケットを生成する請求項
２に記載の画像メモリ装置。 - 【請求項４】 前記アドレス発生手段は、前記メモリよ
り前記画像データを読み出す際、前記パケット数に基づ
き、前記メモリより前記各パケットの画像データの読み
出しを開始する先頭アドレスを前記各パケット毎に発生
する請求項１に記載の画像メモリ装置。 - 【請求項５】 メモリと、 入力画像データのデータ量に基づき、パケットの数と各
パケットのデータ量とを決定する決定手段と、 前記入力画像データを前記決定手段により決定されるデ
ータ量を単位とするパケットに分割し、前記パケット単
位で前記画像データを出力するパケット化手段と、 前記入力画像データのデータ量に基づき、前記メモリに
おいて各パケットの画像データの書き込みを開始する先
頭アドレスを各パケット毎に発生するアドレス発生手段
と、 前記アドレス発生手段により発生される先頭アドレスに
基づいて前記パケット化手段から出力される画像データ
を前記メモリに前記パケット単位で間欠的に書き込む書
き込み手段と、 前記パケット化手段から出力されるパケットが前記メモ
リに記録された後、前記パケット化手段より次のパケッ
トが出力される間に他の処理の割り込みを許可する制御
手段とを備えることを特徴とする画像メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03297140A JP3094346B2 (ja) | 1991-11-13 | 1991-11-13 | 画像メモリ装置 |
| US08/427,693 US6151036A (en) | 1991-11-01 | 1995-04-24 | Large capacity data storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03297140A JP3094346B2 (ja) | 1991-11-13 | 1991-11-13 | 画像メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05135161A JPH05135161A (ja) | 1993-06-01 |
| JP3094346B2 true JP3094346B2 (ja) | 2000-10-03 |
Family
ID=17842728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03297140A Expired - Lifetime JP3094346B2 (ja) | 1991-11-01 | 1991-11-13 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094346B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4321893B2 (ja) | 1998-11-30 | 2009-08-26 | 株式会社ルネサステクノロジ | ライン遅延生成回路 |
-
1991
- 1991-11-13 JP JP03297140A patent/JP3094346B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05135161A (ja) | 1993-06-01 |
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Legal Events
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