JPS63129438A

JPS63129438A - メモリ制御装置

Info

Publication number: JPS63129438A
Application number: JP27607086A
Authority: JP
Inventors: Takayuki Mizuguchi; 水口　孝之; Masanori Kono; 河野　正典
Original assignee: Matsushita Graphic Communication Systems Inc
Current assignee: Panasonic System Solutions Japan Co Ltd
Priority date: 1986-11-19
Filing date: 1986-11-19
Publication date: 1988-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はコンピュータ等の情報処理装置に用いられるメ
モリ制御装置に関する。

従来の技術第２図は従来のメモリ制御装置の一例を示すブロック図
である。以下、１６ビノ）ＣＰＵの場合について説明す
る。

第２図において１は２つの連続したバイトを１ワード（
１６ビノト）のデータとして扱うＣＰＵ。

２．３はそれぞれアドレス　バス４を介してＣＰＵ１に
接続した奇数バンクメモリ、偶数バンクメモリである。

奇数バンクメモリ２．偶数バンクメモリ３にはそれぞれ
８ビット幅の奇数のアドレス７８ビット幅の偶数のアド
レスが制光てられている０寄数バンクメモリ２．偶数バ
ンクメモリ３はそれぞれ奇数バンク・メモリ　バイトア
クセス信号（以下、奇数アクセス信号という。）ａ、偶
数バンク・メモリ・バイトアクセス信号（以下、偶数ア
クセス信号という。）ｂによってイネーブル、ディセー
ブル状態が切換えられる。

以上のように構成されたメモリ制御装置は、奇数アクセ
ス信号ａ、偶数アクセス信号すのオン。

オフを選択することによって第３図に示すように動作を
行なう。例えば、ＣＰＵがワードアクセスを行うとき、
偶数バンクメモリ３のデータが下位データのワード・デ
ータをアクセスするときは１回のアクセスで済むが、奇
数バンク　メモリ２のデータが下位データのワード　デ
ータをアクセスするときは、まず、奇数アクセス信号ａ
をオンして奇数バンク・メモリ２のバイトアクセスを行
なった後、偶数アクセス信号すをオンして偶数バンク・
メモリ３のバイトアクセスを行なって１ワ一ド分のアク
セスを行なう。

発明が解決しようとする問題点しかしながら上述したようなメモリ制御装置では１ワ一
ド分のデータを読出すために奇数バンク・メモリ２．偶
数バンク・メモリ３をそれぞれ１回ずつ計２回アクセス
しなければならず、ＣＰＵ１のデータ処理速度が遅くな
ってしまうという問題点があった。

本発明は、上記問題点に鑑みてなされたもので、１回の
アクセスでデータ転送できてデータ処理速度を早めるこ
とができるメモリ制御装置を提供することを目的とする
。

問題点を解決するための手段本発明は上記目的を達成するために、アドレス・バスと
奇数バンク・メモリとの間に接続した第１のアドレス・
インクリメンタ、奇数アドレス・セレクタと、前記アド
レス・バスと偶数バンク・メモリとの間に接続した第２
のアドレス・インクリメンタ、偶数アドレス・セレクタ
とを備えたことを特徴とする。

作用本発明は上記構成によって、ＣＰＵが偶数アドレスを出
力すると、この偶数アドレスに応じた偶数バンク・メモ
リをアクセスするとともに、第１のアドレス・インクリ
メンタによって偶数アドレスをプラス１して奇数アドレ
スを生成し、この奇数ア□ドレスに応じた奇数バンク・
メモリをアクセスして先の偶数バンクメモリのデータと
合わせて１ワードに相当するデータを生成し、また、Ｃ
ＰＵ　−が奇数アドレスを出力すると、この奇数アドレ
スに応じた奇数バンク・メモリをアクセスするとともに
、第２のアドレス・インクリメンタによって奇数アドレ
スをプラス１して偶数アドレスを生成し、この（、％数
アドレスに応じた偶数バンク・メモリをアクセスして先
のバイトデータと合わせて１ワードに相当するデータを
上述の偶数アドレス出力時と同様に生成する。

実施例第１図は本発明の一実施例のメモリ制御装置を示すブロ
ック図である。図において、１１はＣＰＵ。

１２はＣＰＵＩＩに接続したアドレス・バス、１３．１
４はそれぞれ奇数アドレスのデータ（データの単位は８
ビツト）、偶数アドレスのデータ（データの単位は８ビ
ツト）を格納する奇数バンク・メモリ。

偶数バンク・メモリ、１５．１６は奇数バンク・メモリ
１３または偶数バンク・メモリ１４から取出されるデー
タを上位データ、下位データとしてそれぞれ転送する上
位データ・バス、下位データ・バス、１７、１８はアド
レス・バス１２と奇数バンク・メモリ１３との間及びア
ドレス・バス１２と偶数バンク・メモリ１４との間にそ
れぞれ接続された奇数アドレス・セレクタ、偶数アドレ
ス・セレクタである０奇数アドレス・セレクタ１７は二
つの端子Ｅ、　Ｆを有している。端子Ｅはアドレス・バ
ス１２に直接接続しておシ、また、端子Ｆは第１アドレ
スインクリメンタ１９を介してアドレス・バス１２に接
続している。そして、奇数アドレス・セレクタ１７は端
子Ｅ。

Ｆを介して取込まれるアドレスを奇数バンク・メモリ１
３へ出力する。

偶数アドレス・セレクタ１８は二つの端子Ｇ、　Ｈを有
している。端子Ｇはアドレス・バス１２に直接接続して
おシ、また、端子Ｈは第２アドレスインクリメンタ加を
介してアドレス・バス１２に接続している。そして、偶
数アドレス・セレクタ１８は端子Ｇ。

Ｈを介して取込まれるアドレスを偶数バンク・メモリ１
４へ出力する。

奇数バンク・メモリ１３．偶数バンク・メモリ１４それ
ぞれの出力側には一対の第１．第２の上位下位データ・
セレクタ２１．２２が接続され、第１の上位下位データ
・セレクタ２１の出力側は上位インターフェースデータ
バスおを介して上位データバス１５に、また、第２の上
位下位データ・セレクタｎの出力側は下位インターフェ
ースデータバス冴ヲ介して下位データバス１６に接続し
ている。上位データバス１５及び下位データバス１６は
ＣＰＵＩＩに接続している。

第１．第２の上位下位データセレクタ２１．２２はそれ
ぞれ端子Ａ、端子Ｂ及び端子Ｃ，Ｄを有している。端子
Ａ、　　Ｃは奇数データバス５を介して奇数バンク・メ
モリ１３に、また、端子Ｂ、Ｄは偶数データバス２６を
介して偶数バンク・メモｌ／　１４に接続している。

また、ＣＰＵ１１は奇数アドレスセレクト信号ｉを奇数
、偶数アドレス・セレクタ１７．１８及び第１゜第２の
上位下位データ・セレクタ２１．２２へ出力するように
なっている。そして、奇数アドレスセレクト信号ｉがオ
フ状態では端子Ｆ、　Ｇ及び端子Ａ。

Ｄが、また、同信号１がオン状態では端子Ｅ、　Ｈ及び
端子Ｂ、Ｃが選択される。

以上のように構成されたメ％　リ制御装置の動作につい
て説明する。

書き込み時には書き込みたいワード・データがＣＰＵＩ
Ｉから下位データバス１５．上位データバス１６を介し
て、それぞれ下位インター７エースデータバスＵ、上位
インターフェースデータバス２３に送られる。そのデー
タは第１あるいは第２の上位下位データ　セレクタ２１
．２２を通って上位データ、　′下位データに分離して
それぞれ偶数バンク・メモリ１４．奇数バンク　メモリ
１３に書き込まれる。

次に読み出し時の動作について説明する。この場合、メ
モリアクセスは次の４種類の方法がある。

（１）偶数バンク　メモリ１４へのバイトアクセス（２
）奇数バンク・メモリ１３へのバイトアクセス（３〉　
　偶数バンク・メモリ１４のバイトデータが下位データ
になるワードアクセス（４）奇数バンク・メモリ１３内のバイトデータが下位
データになるワードアクセス、１４ｃＪ目（１）、　（３）においては奇数アドレス
セレクト信号ｉがオフであり、各セレクタ１７．１８．
２１゜２２では端子Ａ、　　Ｄ、　　Ｆ、　　Ｇが選択
される。

項目（１）の場合、偶数アドレスがＣＰＵＩＩから出力
され、偶数バンク・メモリ１４のバイトデータが下位デ
ータバス１６へ出力される。項目（３）の場合、偶数ア
ドレスがＣＰＵＩＩから出力され、偶数バンク・メモリ
１４のバイトデータが下位データバス１６へ出力される
。一方、この偶数アドレスが奇数アドレスインクリメン
タ１９によシｌインクリメントされ、奇数バンク・メモ
リ１３に与えられ、このメモリ１３からバイトデータが
上位データ・バス１５へ出力される。そして、このよう
に下位データバス１６、上位データバス１５に出力され
たバイトデータはＣＰＵＩＩへ転送されてワードデータ
を形成する。

上記項目（２）、　（４）においては奇数アドレス・セ
レクト信号ｉがオンとなり、各セレクタ１７．１８．２
１゜ｎでは端子Ｂ、Ｃ，Ｅ、Ｈが選択される。

項目（２）の場合、奇数アドレスがＣＰ　Ｕ　１１から
出力され、このアドレスが直接奇数バンク・メモリ１３
に与えられ、このメモリ１３のバイトデータが第２の上
位下位データ・セレクタを通って下位データバス１６へ
出力される。項目（４）の場合、ＣＰＵ１１かも奇数ア
ドレスが出力されると、この奇数アドレスは奇数アドレ
ス・セレクタ１７によってアドレスの値を変えずに奇数
バンク・メモリ１３へ送られる。そして、この奇数アド
レスに相当するバイトデータが取出され第２の上位下位
データ・セレクタｎを介して下位データバス１６へ出力
される。一方、アドレス・バス１２を介してＣＰＵＩＩ
から送られてきた奇数アドレスはアドレスインクリメン
タ２０によって１インクリメントされて偶数アドレスと
なって偶数バンク・メモリ１４に取込まれる。そして、
この偶数アドレスに相当するバイトデータがこのメモリ
１４から読出されて第１の上位下位データ・セレクタ２
１を介して上位データバス１５へ出力される。そして、
このように下位データバス１６゜上位データバス１５に
出力されたバイトデータはＣＰ　Ｕ　１１へ転送されて
ワードデータを形成する。

発明の詳細な説明したように、本発明は、奇数アドレスの場合、偶
数バンク・メモリ前段のアドレスインクリメンタが奇数
アドレスを１インクリメントし、また、偶数アドレスの
場合、奇数バンク・メモリ前段のアドレスインクリメン
タが偶数アドレスを１インクリメントするので、メモリ
に１回アクセスするだけでワードアクセスでき、データ
処理速度を早めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリ制御装置を示すブロ
ック図、第２図は従来のメモリ制御装置の一例を示すブ
ロック図、第３図は第２図のメモリ制御装置の動作例を
示す信号・バイトデータの相関関係図である。１１・・・ＣＰＵ、１２・・・アドレス・バス、１３・
・・奇数バンク・メモリ、１４・・・偶数バンク・メモ
リ、１５・・・上位データバス、１６・・・下位データ
バス、１７・・・奇数アドレスセレクタ、１８・・・偶
数アドレスセレクタ、１９゜２０・・・アドレスインク
リメンタ、２１・・・第１の上位下位データセレクタ、
２２・・・第２の上位下位データセレクタ。

Claims

【特許請求の範囲】

奇数バンク・メモリとアドレス・バスとの間に第１のア
ドレス・インクリメンタ及び奇数アドレス・セレクタを
接続し、かつ、偶数バンク・メモリと前記アドレス・バ
スとの間に第２のアドレス・インクリメンタ及び偶数ア
ドレス・セレクタを接続したことを特徴とするメモリ制
御装置。