JPH0769885B2 - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPH0769885B2 JPH0769885B2 JP61315006A JP31500686A JPH0769885B2 JP H0769885 B2 JPH0769885 B2 JP H0769885B2 JP 61315006 A JP61315006 A JP 61315006A JP 31500686 A JP31500686 A JP 31500686A JP H0769885 B2 JPH0769885 B2 JP H0769885B2
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- Japan
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- output
- data
- address
- buffer memory
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- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 ［概要］ データ転送装置であって、入出力制御装置（IOC）内の
バイトカウントレジスタを本来のデータ転送量指定の他
にバッファメモリのアドレス指定にも用いるようにして
回路の簡素化を図る。
バイトカウントレジスタを本来のデータ転送量指定の他
にバッファメモリのアドレス指定にも用いるようにして
回路の簡素化を図る。
［産業上の利用分野］ 本発明は中央処理系システムのデータ転送に関し、更に
詳しくはバス間のデータ転送速度の差を吸収するバッフ
ァメモリの制御方式に改良を加えたデータ転送装置に関
する。
詳しくはバス間のデータ転送速度の差を吸収するバッフ
ァメモリの制御方式に改良を加えたデータ転送装置に関
する。
中央処理系システムは、中央処理装置（ホスト）と複数
個の入出力装置（I/O）が接続されており、両者間でデ
ータの転送を行うようになっている。この種のシステム
では如何に効率よくデータ転送を行うかが重要となる。
個の入出力装置（I/O）が接続されており、両者間でデ
ータの転送を行うようになっている。この種のシステム
では如何に効率よくデータ転送を行うかが重要となる。
［従来の技術］ 第４図は従来のデータ転送装置の構成ブロック図であ
る。図において、１はCPU、２は主記憶装置（MM）で、
これらはプロセッサバス３に接続されている。４はプロ
セッサバス３と接続されたチャネル制御装置、５はチャ
ネルバス、６は該チャネルバス５と接続された入出力制
御装置（IOC）である。6aは入出力制御装置６内に設け
られたデーター時格納用のバッファメモリである。７は
入出力制御装置６と接続された入出力装置（I/O）であ
る。
る。図において、１はCPU、２は主記憶装置（MM）で、
これらはプロセッサバス３に接続されている。４はプロ
セッサバス３と接続されたチャネル制御装置、５はチャ
ネルバス、６は該チャネルバス５と接続された入出力制
御装置（IOC）である。6aは入出力制御装置６内に設け
られたデーター時格納用のバッファメモリである。７は
入出力制御装置６と接続された入出力装置（I/O）であ
る。
このように構成された装置において、主記憶装置２間と
入出力装置７間でデータ転送を高速に行う場合、チャネ
ルバス５と入出力制御装置６間のデータ転送速度が異な
るため、直接データ転送を行うことはできない。そこ
で、図に示すように入出力制御装置６内に例えば入出力
装置７からのデータを一時的に格納するバッファメモリ
（BM）6aを設け、該バッファメモリ6aに格納したデータ
をチャネルバス５→チャネル制御装置４→プロセッサバ
ス３を介して主記憶装置２に転送するようになってい
る。
入出力装置７間でデータ転送を高速に行う場合、チャネ
ルバス５と入出力制御装置６間のデータ転送速度が異な
るため、直接データ転送を行うことはできない。そこ
で、図に示すように入出力制御装置６内に例えば入出力
装置７からのデータを一時的に格納するバッファメモリ
（BM）6aを設け、該バッファメモリ6aに格納したデータ
をチャネルバス５→チャネル制御装置４→プロセッサバ
ス３を介して主記憶装置２に転送するようになってい
る。
第５図は入出力制御装置６の詳細構成例を示す図であ
る。入出力装置７（第４図参照）から入力されてくるデ
ータは入出力インターフェイス6bを介して、内部バス6c
を経てRAM6dに格納される。RAM6dに格納されたデータ
は、今度はマイクロプロセッサユニット（以下MPUと略
す）6eのトランスファ命令を用いてバッファメモリ6aに
転送される。この時、バッファメモリ6aに対するアドレ
スは、内部バス6c→スイッチ6fを介してMPU6eからの信
号として与えられる。
る。入出力装置７（第４図参照）から入力されてくるデ
ータは入出力インターフェイス6bを介して、内部バス6c
を経てRAM6dに格納される。RAM6dに格納されたデータ
は、今度はマイクロプロセッサユニット（以下MPUと略
す）6eのトランスファ命令を用いてバッファメモリ6aに
転送される。この時、バッファメモリ6aに対するアドレ
スは、内部バス6c→スイッチ6fを介してMPU6eからの信
号として与えられる。
バッファメモリ6aへの全てのデータの転送が終了した
ら、今度は、内部バス6cを切り離し、ダイレクトメモリ
アクセス（以下単にDMAと略す）制御回路6gの制御によ
るDMA転送を行う。DMA転送時のバッファメモリ6aに対す
るアドレス指定は、アドレスカウントレジスタ（ACR）6
hにより行い、該アドレスカウントレジスタ6hの出力
は、スイッチ6fを介してバッファメモリ6aにアドレスと
して与えられる。
ら、今度は、内部バス6cを切り離し、ダイレクトメモリ
アクセス（以下単にDMAと略す）制御回路6gの制御によ
るDMA転送を行う。DMA転送時のバッファメモリ6aに対す
るアドレス指定は、アドレスカウントレジスタ（ACR）6
hにより行い、該アドレスカウントレジスタ6hの出力
は、スイッチ6fを介してバッファメモリ6aにアドレスと
して与えられる。
バイトカウントレジスタ（BCR）6iには初期値としてバ
ッファメモリ6aの容量（バイト数）がMPU6eより与えら
れ該バイトカウントレジスタ6iはDMA制御回路6gと接続
される。メモリアドレスレジスタ（MAR）6jからは主記
憶装置２（第４図参照）のアドレスデータが出力され
る。バイトカウントレジスタ6iの出力はバッファメモリ
6aからデータがDMA転送されるたびに減少し、メモリア
ドレスレジスタ6jの出力はデータがDMA転送されるたび
に更新（増大）される。以上の制御は、DMA制御回路6g
により行われる。
ッファメモリ6aの容量（バイト数）がMPU6eより与えら
れ該バイトカウントレジスタ6iはDMA制御回路6gと接続
される。メモリアドレスレジスタ（MAR）6jからは主記
憶装置２（第４図参照）のアドレスデータが出力され
る。バイトカウントレジスタ6iの出力はバッファメモリ
6aからデータがDMA転送されるたびに減少し、メモリア
ドレスレジスタ6jの出力はデータがDMA転送されるたび
に更新（増大）される。以上の制御は、DMA制御回路6g
により行われる。
［発明が解決しようとする問題点］ 従来のデータ転送装置は、バッファメモリ6aのアドレス
を指定するためにアドレス指定用レジスタ（ここではア
ドレスカウントレジスタ6h）を設けている。このためハ
ードの構成が複雑になっていた。
を指定するためにアドレス指定用レジスタ（ここではア
ドレスカウントレジスタ6h）を設けている。このためハ
ードの構成が複雑になっていた。
本発明はこのような点に鑑みてなされたものであって、
ハードの構成を簡略化したデータ転送装置を提供するこ
とを目的としている。
ハードの構成を簡略化したデータ転送装置を提供するこ
とを目的としている。
［問題点を解決するための手段］ 第１図は本発明の原理ブロック図である。第４図，第５
図と同一のものは同一の符号を付して示す。図におい
て、10は入出力装置（IOC）である。図より明らかなよ
うに、DMA転送時におけるバッファメモリ6aへのアドレ
スは専用に設けたアドレスカウントレジスタ（第５図6h
参照）からではなくバイトカウントレジスタ6iより与え
られる。
図と同一のものは同一の符号を付して示す。図におい
て、10は入出力装置（IOC）である。図より明らかなよ
うに、DMA転送時におけるバッファメモリ6aへのアドレ
スは専用に設けたアドレスカウントレジスタ（第５図6h
参照）からではなくバイトカウントレジスタ6iより与え
られる。
［作用］ このように構成された装置において、バッファメモリ6a
に格納されているデータをDMA転送する場合、バイトカ
ウントレジスタ6iからバッファメモリ6aにアドレスが与
えられる。前述したようにバイトカウントレジスタ6iに
は転送データ量の最大値が初期値として与えられ、デー
タを転送するたびにその内容は漸減する。従って、バッ
ファメモリ6aの内部もアドレスの大きい方から読出さ
れ、チャネルバス５にのったデータはチャネル制御装置
４→プロセッサバス３を介して主記憶装置２に転送され
る。
に格納されているデータをDMA転送する場合、バイトカ
ウントレジスタ6iからバッファメモリ6aにアドレスが与
えられる。前述したようにバイトカウントレジスタ6iに
は転送データ量の最大値が初期値として与えられ、デー
タを転送するたびにその内容は漸減する。従って、バッ
ファメモリ6aの内部もアドレスの大きい方から読出さ
れ、チャネルバス５にのったデータはチャネル制御装置
４→プロセッサバス３を介して主記憶装置２に転送され
る。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第２図は本発明に係る入出力制御装置10の具体的構成例
を示す図である。第５図と同一のものは、同一の符号を
付して示す。DMAデータ転送時におけるバッファメモリ6
aのアドレスは、DMA制御回路6gによって制御されるバイ
トカウントレジスタ6iより与えられている。このように
構成された装置の動作を説明すれば、以下の通りであ
る。
を示す図である。第５図と同一のものは、同一の符号を
付して示す。DMAデータ転送時におけるバッファメモリ6
aのアドレスは、DMA制御回路6gによって制御されるバイ
トカウントレジスタ6iより与えられている。このように
構成された装置の動作を説明すれば、以下の通りであ
る。
先ず、入出力制御装置７から入力されたデータは、入出
力インターフェイス6bを介してMPU6eの制御によりRAM6d
に送られ格納される。RAM6dに格納されたデータはMPU6e
により読出され、MPU6e内のアキュムレータACCに一たん
入り、その後内部バス6cを介してバッファメモリ6aにト
ランスファ命令により格納される。第３図は入出力装置
７から主記憶装置２までのデータの流れを示す図であ
る。RAM6dの０番地からＮ番地にD0からDNまでのデータ
が格納されているものとする。
力インターフェイス6bを介してMPU6eの制御によりRAM6d
に送られ格納される。RAM6dに格納されたデータはMPU6e
により読出され、MPU6e内のアキュムレータACCに一たん
入り、その後内部バス6cを介してバッファメモリ6aにト
ランスファ命令により格納される。第３図は入出力装置
７から主記憶装置２までのデータの流れを示す図であ
る。RAM6dの０番地からＮ番地にD0からDNまでのデータ
が格納されているものとする。
MPU6eはそのアドレスレジスタADRからRAM6dにアドレス
を与え、先ず、アドレス０のデータD0を読出してACCに
入れ、その後バッファメモリ6aのＮ番地にデータD0を格
納する。この動作を繰返して、バッファメモリ6aに第３
図に示すようにデータを格納する。最後の０番地にはデ
ータDNが格納される。
を与え、先ず、アドレス０のデータD0を読出してACCに
入れ、その後バッファメモリ6aのＮ番地にデータD0を格
納する。この動作を繰返して、バッファメモリ6aに第３
図に示すようにデータを格納する。最後の０番地にはデ
ータDNが格納される。
次にバッファメモリ6aに格納されたデータを主記憶装置
２に転送する場合には、バッファメモリ6aにバイトカウ
ントレジスタ6iから漸減するアドレスを与えてデータを
読出し、読出したデータをチャネルバス５にのせる。そ
れと同時にメモリアドレスレジスタ6jから主記憶装置２
のアドレスを出力してチャネルバス５にのせる。例え
ば、バイトカウントレジスタ6iからＮ番地のアドレスを
与えるとデータD0が読出される。同時にメモリアドレス
レジスタ6jから０番地のアドレスを与える。この結果、
第３図に示すように主記憶装置２の０番地にデータD0が
格納される。以下同様の操作を繰返すと、主記憶装置２
には第３図に示すようにデータが順序よく格納される。
２に転送する場合には、バッファメモリ6aにバイトカウ
ントレジスタ6iから漸減するアドレスを与えてデータを
読出し、読出したデータをチャネルバス５にのせる。そ
れと同時にメモリアドレスレジスタ6jから主記憶装置２
のアドレスを出力してチャネルバス５にのせる。例え
ば、バイトカウントレジスタ6iからＮ番地のアドレスを
与えるとデータD0が読出される。同時にメモリアドレス
レジスタ6jから０番地のアドレスを与える。この結果、
第３図に示すように主記憶装置２の０番地にデータD0が
格納される。以下同様の操作を繰返すと、主記憶装置２
には第３図に示すようにデータが順序よく格納される。
［発明の効果］ 以上詳細に説明したように、本発明によれば、バッファ
メモリの内容を主記憶装置に転送するに際し、ハッファ
メモリのアドレスとして、データ転送量を指示するバイ
トカウントレジスタの出力を用いることによりハード構
成を簡略化したデータ転送装置を実現することができ
る。本発明によれば、ハード構成が簡略化されるので、
安価な装置を実現することができる。
メモリの内容を主記憶装置に転送するに際し、ハッファ
メモリのアドレスとして、データ転送量を指示するバイ
トカウントレジスタの出力を用いることによりハード構
成を簡略化したデータ転送装置を実現することができ
る。本発明によれば、ハード構成が簡略化されるので、
安価な装置を実現することができる。
第１図は本発明の原理ブロック図、第２図は本発明に係
る入出力制御装置の具体的構成例を示す図、第３図はデ
ータの転送状態を示す図、第４図従来装置の構成ブロッ
ク図、第５図は従来の入出力制御装置の具体的構成例を
示す図である。 第１図において、 ２は主記憶装置、３はプロセッサバス、４はチャネル制
御装置、５はチャネルバス、6aはバッファメモリ、6iは
バイトカウントレジスタ、７は入出力装置、10は入出力
制御装置である。
る入出力制御装置の具体的構成例を示す図、第３図はデ
ータの転送状態を示す図、第４図従来装置の構成ブロッ
ク図、第５図は従来の入出力制御装置の具体的構成例を
示す図である。 第１図において、 ２は主記憶装置、３はプロセッサバス、４はチャネル制
御装置、５はチャネルバス、6aはバッファメモリ、6iは
バイトカウントレジスタ、７は入出力装置、10は入出力
制御装置である。
Claims (1)
- 【請求項１】主記憶装置とチャネル制御装置がプロセッ
サバスを介して接続され、チャネル制御装置と入出力制
御装置がチャネルバスを介して接続され、入出力制御装
置に入出力装置が接続されたシステムであって、入出力
装置から主記憶装置へのデータ転送を、入出力制御装置
とチャネルバスとチャネル制御装置及びプロセッサバス
を介して行うデータ転送装置において、 前記入出力制御装置内に、 入出力装置からのデータを一時保持してチャネルバスと
入出力制御装置間のデータ転送速度差を吸収するための
バッファメモリと、 転送データ量の最大値を初期値として与えるバイトカウ
ントレジスタとを設け、 前記バイトカウントレジスタの出力をバッファメモリに
接続し、バイトカウントレジスタの出力をバッファメモ
リのアドレスとしても用いることを特徴とするデータ転
送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315006A JPH0769885B2 (ja) | 1986-12-26 | 1986-12-26 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315006A JPH0769885B2 (ja) | 1986-12-26 | 1986-12-26 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163946A JPS63163946A (ja) | 1988-07-07 |
| JPH0769885B2 true JPH0769885B2 (ja) | 1995-07-31 |
Family
ID=18060282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315006A Expired - Lifetime JPH0769885B2 (ja) | 1986-12-26 | 1986-12-26 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769885B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168129A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | バス結合方式 |
-
1986
- 1986-12-26 JP JP61315006A patent/JPH0769885B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168129A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | バス結合方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163946A (ja) | 1988-07-07 |
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