JPS6187359A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6187359A JPS6187359A JP59209160A JP20916084A JPS6187359A JP S6187359 A JPS6187359 A JP S6187359A JP 59209160 A JP59209160 A JP 59209160A JP 20916084 A JP20916084 A JP 20916084A JP S6187359 A JPS6187359 A JP S6187359A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体メモリセルの構造に関し、さらに詳し
くは溝型の記憶容量部を有する半導体メモリセルの構造
に関する。
くは溝型の記憶容量部を有する半導体メモリセルの構造
に関する。
(従来技術)
現在、大容竜ダイナミックRAMにおいては、セル構成
要素が少々く、セル面精の小さい、1つのトランジスタ
と1つのキャパシタとからなるメモリセル(以下ITI
Cセルと略す)が広く用いられている。ところが従来の
ITICセルは半導体基板表面に平面的にトランジスタ
とキャパシタを形成しているだめに、素子の微細化に伴
い、キャノやシタ部の面積が減少してきた。キャパシタ
を構成する誘電体の膜厚を薄くすることにより、キャパ
シタ面接の減少による蓄積電荷量の減少を防いできたが
、もはや誘電体の膜厚も限界に近づいており、今後微細
化が更に進展した時に、蓄積電荷量の大幅な減少は避け
られない。
要素が少々く、セル面精の小さい、1つのトランジスタ
と1つのキャパシタとからなるメモリセル(以下ITI
Cセルと略す)が広く用いられている。ところが従来の
ITICセルは半導体基板表面に平面的にトランジスタ
とキャパシタを形成しているだめに、素子の微細化に伴
い、キャノやシタ部の面積が減少してきた。キャパシタ
を構成する誘電体の膜厚を薄くすることにより、キャパ
シタ面接の減少による蓄積電荷量の減少を防いできたが
、もはや誘電体の膜厚も限界に近づいており、今後微細
化が更に進展した時に、蓄積電荷量の大幅な減少は避け
られない。
(発明が解決しようとする問題点)
この従来型のITICセルの欠点を改善する為に、最近
キャパシタ部を半導体基板に埋め込んだ溝型のITIC
セルが提案された。
キャパシタ部を半導体基板に埋め込んだ溝型のITIC
セルが提案された。
第4図にこの溝型ITICセルの1例を示す。これは昭
和59年に開催された国際固体回路会議において、イト
ウキヨオ、ホリリョウイチ、エトウジュン、アサイショ
ウジロウ、ハシモトノリカズ、ヤキクニヒロ、スナミヒ
デオによって、’ AnExperlmental I
Mb DRAM with On −chip Vol
tageLimiter”と題して発表されたものであ
る(参考:予稿集P283)。第4図において、キャパ
シタ電極3は反転層6との間にキャパシタを形成し、電
荷は反転層6に蓄積される。2はワード綜に接続された
スイッチングトランジスタのダート電極で、ビット線に
接続された拡散層4と、反転層6に接続された拡散層5
との間の電荷の移動を制御する。
和59年に開催された国際固体回路会議において、イト
ウキヨオ、ホリリョウイチ、エトウジュン、アサイショ
ウジロウ、ハシモトノリカズ、ヤキクニヒロ、スナミヒ
デオによって、’ AnExperlmental I
Mb DRAM with On −chip Vol
tageLimiter”と題して発表されたものであ
る(参考:予稿集P283)。第4図において、キャパ
シタ電極3は反転層6との間にキャパシタを形成し、電
荷は反転層6に蓄積される。2はワード綜に接続された
スイッチングトランジスタのダート電極で、ビット線に
接続された拡散層4と、反転層6に接続された拡散層5
との間の電荷の移動を制御する。
又、7は隣接するメそリセルとの分離領域である。
この第4図に示した溝型ITICセルは、従床のITI
Cセルのキャパシタ部を半導体基板1に形成した溝の側
壁を利用して実現しているために、溝の深さを充分にと
ることにより、大きな記憶容量を確保することが可能と
なっている。ところがこの公知例の溝型ITICセルは
、従来のITICセルで平面的に形成していたキャパシ
タ部をンさ方向に形成しただけで、分離領域は別に存在
する。それ故最小寸法が与えられた時にメモリセル部に
占めるキャパシタ部と分離領域の面積は従来型のITI
Cセルと同等程度の大きさになり、メモリセル轟りの面
積の粒、小には寄与しない。また、海側壁部に反転層を
形成する為、α粒子の実効的な衝突断面積が増加し、ソ
フトエラーが生じ易くなる。
Cセルのキャパシタ部を半導体基板1に形成した溝の側
壁を利用して実現しているために、溝の深さを充分にと
ることにより、大きな記憶容量を確保することが可能と
なっている。ところがこの公知例の溝型ITICセルは
、従来のITICセルで平面的に形成していたキャパシ
タ部をンさ方向に形成しただけで、分離領域は別に存在
する。それ故最小寸法が与えられた時にメモリセル部に
占めるキャパシタ部と分離領域の面積は従来型のITI
Cセルと同等程度の大きさになり、メモリセル轟りの面
積の粒、小には寄与しない。また、海側壁部に反転層を
形成する為、α粒子の実効的な衝突断面積が増加し、ソ
フトエラーが生じ易くなる。
この様に公知例の溝型ITICセルは、多くの問題点を
有しており、これらの問題力は、今Vのメモリの大容量
化を考えた時に致命的な問題となる。
有しており、これらの問題力は、今Vのメモリの大容量
化を考えた時に致命的な問題となる。
本発明の目的は上記公知の溝型ITICセルの問題点を
解決し、大きな記憶容量を小さなセル面積で確保出来る
新規な梢造の半導体メモリセルを提供することにある。
解決し、大きな記憶容量を小さなセル面積で確保出来る
新規な梢造の半導体メモリセルを提供することにある。
(問題点を解決するための手段)
本発明は、高濃度の第1導電型半導体基板11上上に形
成した低濃度の第1導電型半導体層12の表面から前記
高濃度の第1導電型半導体基板内部に第1の絶縁性物質
の少なくとも側壁に接し、しかの導電性物質とは絶縁さ
ゝれ、前記凹部の残りの都電型半導体層表面に設けられ
、前記第1の絶縁性物質に接し、前記第1又は第2の導
電性物質に電とを備えたことを特徴とする半導体メモリ
セルである。
成した低濃度の第1導電型半導体層12の表面から前記
高濃度の第1導電型半導体基板内部に第1の絶縁性物質
の少なくとも側壁に接し、しかの導電性物質とは絶縁さ
ゝれ、前記凹部の残りの都電型半導体層表面に設けられ
、前記第1の絶縁性物質に接し、前記第1又は第2の導
電性物質に電とを備えたことを特徴とする半導体メモリ
セルである。
(作用)
本発明は、上述の構成をとることにより、公知技術の問
題点を解決した。
題点を解決した。
ツマリ、隣接する2つのメモリセルのキャパシタ部とこ
の2つのメモリセルの分離領域を半導体基板に形成した
1つの溝の内部に形成することにより、公知例よりも小
さな面積でキャパシタ部と分離領域を形成することが可
能となり、極めて小さい面積で大きな記憶容量を確保で
きるメモリセルとなっている。
の2つのメモリセルの分離領域を半導体基板に形成した
1つの溝の内部に形成することにより、公知例よりも小
さな面積でキャパシタ部と分離領域を形成することが可
能となり、極めて小さい面積で大きな記憶容量を確保で
きるメモリセルとなっている。
さらに溝の大部分を高濃度の半導体基板に形成すること
により、溝側壁に接した半導体基板の空乏層の発生を防
止し、記憶容量を大きくすると共に、α粒子によるソフ
トエラーが起こりにくい。
により、溝側壁に接した半導体基板の空乏層の発生を防
止し、記憶容量を大きくすると共に、α粒子によるソフ
トエラーが起こりにくい。
(実施例)
以下、本発明の典型的な1実施例を示す第1図を用いて
、詳細に説明する。第1図は2ピット分のメモリセルを
示しており、基準電位を与えられた多結晶シリコン20
は、2つのメモリセルのキャパシタ電極となっており、
同時に、この2つのメモリセルの分離領域にもなってい
る。以下、第1図の左半分のメモリセルについて説明す
る。第1図において、電荷は溝りの内部に埋め込まれた
多結晶シリ、コン17に貯えられる。多結晶シリコン2
0と共に高濃度の半導体基板11もキャパシタ電極とな
る。またワード線に接続された多結晶シリコン13をf
−)電極とし、ビット線に接続された拡散層14をドレ
イン電極、電荷のV積佃域でちる多結晶シリコン17に
多結晶シリコン16を介して電気的に接続された拡散層
15をソース電極とする電界効果型トランジスタが形成
されている。
、詳細に説明する。第1図は2ピット分のメモリセルを
示しており、基準電位を与えられた多結晶シリコン20
は、2つのメモリセルのキャパシタ電極となっており、
同時に、この2つのメモリセルの分離領域にもなってい
る。以下、第1図の左半分のメモリセルについて説明す
る。第1図において、電荷は溝りの内部に埋め込まれた
多結晶シリ、コン17に貯えられる。多結晶シリコン2
0と共に高濃度の半導体基板11もキャパシタ電極とな
る。またワード線に接続された多結晶シリコン13をf
−)電極とし、ビット線に接続された拡散層14をドレ
イン電極、電荷のV積佃域でちる多結晶シリコン17に
多結晶シリコン16を介して電気的に接続された拡散層
15をソース電極とする電界効果型トランジスタが形成
されている。
第1図に示した実施例において、メモリ動作は従来のI
TICセルと全く同様で、前記の電界効果型トランジス
タを導通状態にすることにより、ビット線の情報が、ビ
ット線に接続された拡散層14から基板内に形成された
多結晶シリコン17に伝達され、電荷の蓄積が行なわれ
る。
TICセルと全く同様で、前記の電界効果型トランジス
タを導通状態にすることにより、ビット線の情報が、ビ
ット線に接続された拡散層14から基板内に形成された
多結晶シリコン17に伝達され、電荷の蓄積が行なわれ
る。
第1図に示した実施例と、第4図に示した公知例とを比
較して見ると、本発明に於ては前述した様に多結晶シリ
コン20をキャパシタ電極としてだけでなく、分離領域
としても使用している。それ故、公知例と比較して、同
一の最小特徴寸法で小さい面積のメモリセルが実限出来
ることが明白であろう。多結晶シリコン20に分離機能
を持たせる為には、溝底部の半導体基板が反転しない様
な電位を多結晶シリコン20に与える必要がある。本発
明に於ては、電荷蓄積領域である多結晶シリコン17高
電位が記憶されている状態でも高濃度の半導体基板11
と二酸化珪素膜19との界面が空乏化しない様な高濃度
の半導体基板を用いているので、多結晶シリコン20を
接地レベルにしておく事により充分分離機能を果せる。
較して見ると、本発明に於ては前述した様に多結晶シリ
コン20をキャパシタ電極としてだけでなく、分離領域
としても使用している。それ故、公知例と比較して、同
一の最小特徴寸法で小さい面積のメモリセルが実限出来
ることが明白であろう。多結晶シリコン20に分離機能
を持たせる為には、溝底部の半導体基板が反転しない様
な電位を多結晶シリコン20に与える必要がある。本発
明に於ては、電荷蓄積領域である多結晶シリコン17高
電位が記憶されている状態でも高濃度の半導体基板11
と二酸化珪素膜19との界面が空乏化しない様な高濃度
の半導体基板を用いているので、多結晶シリコン20を
接地レベルにしておく事により充分分離機能を果せる。
また、前述の様な高濃度の半導体基板を用いることによ
りこの高濃度の半導体基板もキャパシタ電極として用い
ることができる。つまり電荷蓄積領域である多結晶シリ
コン17のまわりを囲む様にキャパシタ電極が存在する
わけで、小さな面精で極めて大きな記憶容量の確保が可
能となるのである。
りこの高濃度の半導体基板もキャパシタ電極として用い
ることができる。つまり電荷蓄積領域である多結晶シリ
コン17のまわりを囲む様にキャパシタ電極が存在する
わけで、小さな面精で極めて大きな記憶容量の確保が可
能となるのである。
さらに、本発明の特徴である溝内部の多結晶シリコン1
7に電荷を蓄積し、高濃度の半導体基板を用いるという
ことは、α粒子等によるソフトエラ二の観点からも非常
に有効である。つまり、α粒子入射により影響をうける
空乏層は拡散層15から低濃度の半導体層中にひろがる
のみで、公知例に較べ、非常に小さくなっているからで
ある。
7に電荷を蓄積し、高濃度の半導体基板を用いるという
ことは、α粒子等によるソフトエラ二の観点からも非常
に有効である。つまり、α粒子入射により影響をうける
空乏層は拡散層15から低濃度の半導体層中にひろがる
のみで、公知例に較べ、非常に小さくなっているからで
ある。
なお、本発明における溝に埋め込まれた多結晶シリコン
20への基準電位(本実施例においては接地レベル)の
与え方であるが、実施例では多結晶シリコン20と高濃
度の半導体基板11とを二酸化珪素膜19により絶縁分
際し、表面から基準電位を与える様にしている。多結晶
シリコン20に基準電位を与える方法としては、この他
に基板から与える方法が考えられる。この場合の構造に
ついては第3図に示す。第3図でもわかる様に溝に埋め
た多結晶シリコン49は直接半纒体基板と電気的に接続
しており、第1図の実施例と比較すると基準電位線を別
個に設ける必要が無いという利点がある。
20への基準電位(本実施例においては接地レベル)の
与え方であるが、実施例では多結晶シリコン20と高濃
度の半導体基板11とを二酸化珪素膜19により絶縁分
際し、表面から基準電位を与える様にしている。多結晶
シリコン20に基準電位を与える方法としては、この他
に基板から与える方法が考えられる。この場合の構造に
ついては第3図に示す。第3図でもわかる様に溝に埋め
た多結晶シリコン49は直接半纒体基板と電気的に接続
しており、第1図の実施例と比較すると基準電位線を別
個に設ける必要が無いという利点がある。
50は二酸化珪素膜である。
次に本発明におけるメモリセルの製造プロセスについて
述べる。第2図(、)〜(h)は、実施例で説明した本
発明のメモリセルの製造プロセスを順を追って示した模
式的断面スである。
述べる。第2図(、)〜(h)は、実施例で説明した本
発明のメモリセルの製造プロセスを順を追って示した模
式的断面スである。
第2図(、)において、まず、高濃度のp型シリコン単
結晶基板21の上にエピタキシャル成長により低濃度の
p型シリコン単結晶層22を成長させ、この低濃度のp
型シリコン単結晶層22の表面上に熱酸化法により二酸
化珪素膜23を形成し、次にその上に窒化珪素膜24を
形成した後、溝部を除いた全面をホトレジスト25で覆
う。
結晶基板21の上にエピタキシャル成長により低濃度の
p型シリコン単結晶層22を成長させ、この低濃度のp
型シリコン単結晶層22の表面上に熱酸化法により二酸
化珪素膜23を形成し、次にその上に窒化珪素膜24を
形成した後、溝部を除いた全面をホトレジスト25で覆
う。
第2囚(b)において、前記ホトレノスト25を耐エッ
チングマ、スクとして前記窒化珪素膜24、二酸化珪素
膜23を除去しさらに前記低濃度シリコン層22及び高
a度シリコン基板21をエツチング除去して溝りを設け
た後、熱酸化法によシ溝りのシリコン基板表面に二酸化
珪素膜26を形成し、矢に不純物を高濃度にドープした
多結晶シリコン27を覆うO 第2図(c)において、前記多結晶シリコン27を表面
よりエツチング除去してゆき、溝の側壁部のみに多結晶
シリコン27を残し、その後、熱酸化法により前記多結
晶シリコン27の表面上に二酸化珪素膜28を形成した
後、溝をn型不純物を高濃度にドープした多結晶シリコ
ン29で完全に埋める。
チングマ、スクとして前記窒化珪素膜24、二酸化珪素
膜23を除去しさらに前記低濃度シリコン層22及び高
a度シリコン基板21をエツチング除去して溝りを設け
た後、熱酸化法によシ溝りのシリコン基板表面に二酸化
珪素膜26を形成し、矢に不純物を高濃度にドープした
多結晶シリコン27を覆うO 第2図(c)において、前記多結晶シリコン27を表面
よりエツチング除去してゆき、溝の側壁部のみに多結晶
シリコン27を残し、その後、熱酸化法により前記多結
晶シリコン27の表面上に二酸化珪素膜28を形成した
後、溝をn型不純物を高濃度にドープした多結晶シリコ
ン29で完全に埋める。
第2〆1(d)において、前記多結晶シリコン29を表
面よりエツチング除去し、((カ内部のみに多結晶シリ
コン29を残し、その俊、熱酸化法によシ前記多結晶シ
リコン29の表面上に二酸化珪素膜30を形成する。
面よりエツチング除去し、((カ内部のみに多結晶シリ
コン29を残し、その俊、熱酸化法によシ前記多結晶シ
リコン29の表面上に二酸化珪素膜30を形成する。
第2図(、)におい−CsH3tJ記窒化珪S膜24及
び二酸化珪素膜23を除去した後、熱酸化法により二酸
化珪素膜31を形成し、さらにスイッチングトランジス
タのダート電極32を形成し、このダート電極32をイ
オン注入のマスクとして砒素のイオン注入を行ない、n
型拡散層33.34を形成する。
び二酸化珪素膜23を除去した後、熱酸化法により二酸
化珪素膜31を形成し、さらにスイッチングトランジス
タのダート電極32を形成し、このダート電極32をイ
オン注入のマスクとして砒素のイオン注入を行ない、n
型拡散層33.34を形成する。
第2図(f)において、前記拡散層34上の一部と前記
多結晶ポリシリコン27上の一部の′風域以外をホトレ
ノスト35で被い、その板前記ホトレジスト35ヲ耐エ
ツチングマスクとして二酸化珪素膜28゜31の一部を
エツチング除去する。
多結晶ポリシリコン27上の一部の′風域以外をホトレ
ノスト35で被い、その板前記ホトレジスト35ヲ耐エ
ツチングマスクとして二酸化珪素膜28゜31の一部を
エツチング除去する。
第2図0)において、前記ホトレジスト35を除去した
後、前記溝に埋め込んだ多結晶シリコン 27と前記n
型拡散層34をn型不純物を高濃度にドープした多結晶
シリコン36を用いて電気的に接続する。
後、前記溝に埋め込んだ多結晶シリコン 27と前記n
型拡散層34をn型不純物を高濃度にドープした多結晶
シリコン36を用いて電気的に接続する。
第2図(h)において、熱酸化法により前記多結晶シリ
コン32 、36の表面を二酸化珪素膜37で彼い−f
(7) 後前記多結晶シリコン29の上部を除くすべ
ての領域をホトレジスト38で被う。
コン32 、36の表面を二酸化珪素膜37で彼い−f
(7) 後前記多結晶シリコン29の上部を除くすべ
ての領域をホトレジスト38で被う。
第2因(1)において、前記ホトレジスト38を面子エ
ツチングマスクとして前記二酸化珪素膜30をエツチン
グした後、前記ホトレジスト38を除去し、さらに、前
記多結晶シリコン29と同型の不純物を高濃度にドーグ
した多結晶シリコン39を形成して前記多結晶シリコン
29と電気的に接続し、絖いて熱酸化法により前記多結
晶シリコン39の表面に二酸化珪素膜40を形成する。
ツチングマスクとして前記二酸化珪素膜30をエツチン
グした後、前記ホトレジスト38を除去し、さらに、前
記多結晶シリコン29と同型の不純物を高濃度にドーグ
した多結晶シリコン39を形成して前記多結晶シリコン
29と電気的に接続し、絖いて熱酸化法により前記多結
晶シリコン39の表面に二酸化珪素膜40を形成する。
この様にして2ピット分のメモリセルが得られる。以上
、本発明による半導体メモリセルの製造プロセスを簡単
に説明したが、この様に本発明による半導体メモリセル
は従来広く用いられている製造プロセスで容易に製造す
ることが出来る。
、本発明による半導体メモリセルの製造プロセスを簡単
に説明したが、この様に本発明による半導体メモリセル
は従来広く用いられている製造プロセスで容易に製造す
ることが出来る。
(発明の効果)
以上述べた様に本発明によれば、大きな記憶容ti′を
小さなセル面積で確保出来、しかも従来の半導体メモリ
セルに較べα粒子等の影−を受けにくい、高集結化に適
したメモリセルを容易にに4Jることかできる効果を有
するものである。
小さなセル面積で確保出来、しかも従来の半導体メモリ
セルに較べα粒子等の影−を受けにくい、高集結化に適
したメモリセルを容易にに4Jることかできる効果を有
するものである。
第1図は本発明によるメモリセルの典型的な一実施例の
(;゛C略断面図、第2図(a)〜(1)は本づ6明に
よるメモリセルを製型するプロセスを示す既略断面図、
第3図は、本発明によるメモリセルの直路断面図、第4
図は従来のひt型ITICメモリセルの概略IDr面図
で必る。 11 、21・・・高濃度の半導体基板、12 、22
・・・低濃度の手心体層、13 、32・・・ワード線
に接続されたゲート電極、14 、33・・・ビット線
VCm続された拡散層、15 、34 、34’・・・
拡散層、16 + 36・・・多結晶シリコン、17
、27・・・多結晶シリコン、18゜19 、23 、
28 、30 、31 、37 、50・・・二酸化珪
素膜、20 、29 、29’、 36 、36’、
39 、49・・・多結晶シリコン、24・・・窒化珪
素膜、25 、35 、38・・・ホトレノスト。 特許出顔人 日本電気株式会社 、−ン代理人弁理士
内 原 晋胃第2図 (α) (b) 第2図 (C) (d) 第2図 (e) (f) 第2図 (h) 第2図 党3図
(;゛C略断面図、第2図(a)〜(1)は本づ6明に
よるメモリセルを製型するプロセスを示す既略断面図、
第3図は、本発明によるメモリセルの直路断面図、第4
図は従来のひt型ITICメモリセルの概略IDr面図
で必る。 11 、21・・・高濃度の半導体基板、12 、22
・・・低濃度の手心体層、13 、32・・・ワード線
に接続されたゲート電極、14 、33・・・ビット線
VCm続された拡散層、15 、34 、34’・・・
拡散層、16 + 36・・・多結晶シリコン、17
、27・・・多結晶シリコン、18゜19 、23 、
28 、30 、31 、37 、50・・・二酸化珪
素膜、20 、29 、29’、 36 、36’、
39 、49・・・多結晶シリコン、24・・・窒化珪
素膜、25 、35 、38・・・ホトレノスト。 特許出顔人 日本電気株式会社 、−ン代理人弁理士
内 原 晋胃第2図 (α) (b) 第2図 (C) (d) 第2図 (e) (f) 第2図 (h) 第2図 党3図
Claims (1)
- (1)高濃度の第1導電型半導体基板上に形成した低濃
度の第1導電型半導体層表面から前記高濃度の第1導電
型半導体基板内部にかけて形成された凹部の少なくとも
一部を覆う第1の絶縁性物質と、 該第1の絶縁性物質の少なくとも側壁に接し、しかも互
いに隔離している第1及び第2の導電性物質と、 該第1及び第2の導電性物質の少なくとも側面を覆う第
2の絶縁性物質と、 前記第1及び第2の導電性物質とは絶縁され、前記凹部
の残りの部分を埋め、基準電位を与えられた第3の導電
性物質と、 前記低濃度の第1導電型半導体層表面に設けられ、前記
第1の絶縁性物質に接し、前記第1又は第2の導電性物
質に電気的に接続し形成されたMISトランジスタのソ
ース電極である第2導電型の拡散領域とを備えたことを
特徴とする半導体メモリセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59209160A JPS6187359A (ja) | 1984-10-05 | 1984-10-05 | 半導体メモリセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59209160A JPS6187359A (ja) | 1984-10-05 | 1984-10-05 | 半導体メモリセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6187359A true JPS6187359A (ja) | 1986-05-02 |
Family
ID=16568311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59209160A Pending JPS6187359A (ja) | 1984-10-05 | 1984-10-05 | 半導体メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6187359A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0264858A2 (en) * | 1986-10-17 | 1988-04-27 | International Business Machines Corporation | Dynamic RAM cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
JPS6473760A (en) * | 1987-09-16 | 1989-03-20 | Fujitsu Ltd | Dynamic random access memory device and manufacture thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
JPS6184053A (ja) * | 1984-10-01 | 1986-04-28 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-10-05 JP JP59209160A patent/JPS6187359A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS63120462A (ja) * | 1986-10-17 | 1988-05-24 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 1デバイス型メモリ・セルの製造方法 |
JPH0586072B2 (ja) * | 1986-10-17 | 1993-12-09 | Ibm | |
JPS6473760A (en) * | 1987-09-16 | 1989-03-20 | Fujitsu Ltd | Dynamic random access memory device and manufacture thereof |
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