JPS6187359A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリセルの構造に関し、さらに詳し
くは溝型の記憶容量部を有する半導体メモリセルの構造
に関する。

（従来技術） 現在、大容竜ダイナミックＲＡＭにおいては、セル構成
要素が少々く、セル面精の小さい、１つのトランジスタ
と１つのキャパシタとからなるメモリセル（以下ＩＴＩ
Ｃセルと略す）が広く用いられている。ところが従来の
ＩＴＩＣセルは半導体基板表面に平面的にトランジスタ
とキャパシタを形成しているだめに、素子の微細化に伴
い、キャノやシタ部の面積が減少してきた。キャパシタ
を構成する誘電体の膜厚を薄くすることにより、キャパ
シタ面接の減少による蓄積電荷量の減少を防いできたが
、もはや誘電体の膜厚も限界に近づいており、今後微細
化が更に進展した時に、蓄積電荷量の大幅な減少は避け
られない。

（発明が解決しようとする問題点） この従来型のＩＴＩＣセルの欠点を改善する為に、最近
キャパシタ部を半導体基板に埋め込んだ溝型のＩＴＩＣ
セルが提案された。

第４図にこの溝型ＩＴＩＣセルの１例を示す。これは昭
和５９年に開催された国際固体回路会議において、イト
ウキヨオ、ホリリョウイチ、エトウジュン、アサイショ
ウジロウ、ハシモトノリカズ、ヤキクニヒロ、スナミヒ
デオによって、’　ＡｎＥｘｐｅｒｌｍｅｎｔａｌ　Ｉ
Ｍｂ　ＤＲＡＭ　ｗｉｔｈ　Ｏｎ　−ｃｈｉｐ　Ｖｏｌ
ｔａｇｅＬｉｍｉｔｅｒ”と題して発表されたものであ
る（参考：予稿集Ｐ２８３）。第４図において、キャパ
シタ電極３は反転層６との間にキャパシタを形成し、電
荷は反転層６に蓄積される。２はワード綜に接続された
スイッチングトランジスタのダート電極で、ビット線に
接続された拡散層４と、反転層６に接続された拡散層５
との間の電荷の移動を制御する。

又、７は隣接するメそリセルとの分離領域である。

この第４図に示した溝型ＩＴＩＣセルは、従床のＩＴＩ
Ｃセルのキャパシタ部を半導体基板１に形成した溝の側
壁を利用して実現しているために、溝の深さを充分にと
ることにより、大きな記憶容量を確保することが可能と
なっている。ところがこの公知例の溝型ＩＴＩＣセルは
、従来のＩＴＩＣセルで平面的に形成していたキャパシ
タ部をンさ方向に形成しただけで、分離領域は別に存在
する。それ故最小寸法が与えられた時にメモリセル部に
占めるキャパシタ部と分離領域の面積は従来型のＩＴＩ
Ｃセルと同等程度の大きさになり、メモリセル轟りの面
積の粒、小には寄与しない。また、海側壁部に反転層を
形成する為、α粒子の実効的な衝突断面積が増加し、ソ
フトエラーが生じ易くなる。

この様に公知例の溝型ＩＴＩＣセルは、多くの問題点を
有しており、これらの問題力は、今Ｖのメモリの大容量
化を考えた時に致命的な問題となる。

本発明の目的は上記公知の溝型ＩＴＩＣセルの問題点を
解決し、大きな記憶容量を小さなセル面積で確保出来る
新規な梢造の半導体メモリセルを提供することにある。

（問題点を解決するための手段） 本発明は、高濃度の第１導電型半導体基板１１上上に形
成した低濃度の第１導電型半導体層１２の表面から前記
高濃度の第１導電型半導体基板内部に第１の絶縁性物質
の少なくとも側壁に接し、しかの導電性物質とは絶縁さ
ゝれ、前記凹部の残りの都電型半導体層表面に設けられ
、前記第１の絶縁性物質に接し、前記第１又は第２の導
電性物質に電とを備えたことを特徴とする半導体メモリ
セルである。

（作用） 本発明は、上述の構成をとることにより、公知技術の問
題点を解決した。

ツマリ、隣接する２つのメモリセルのキャパシタ部とこ
の２つのメモリセルの分離領域を半導体基板に形成した
１つの溝の内部に形成することにより、公知例よりも小
さな面積でキャパシタ部と分離領域を形成することが可
能となり、極めて小さい面積で大きな記憶容量を確保で
きるメモリセルとなっている。

さらに溝の大部分を高濃度の半導体基板に形成すること
により、溝側壁に接した半導体基板の空乏層の発生を防
止し、記憶容量を大きくすると共に、α粒子によるソフ
トエラーが起こりにくい。

（実施例） 以下、本発明の典型的な１実施例を示す第１図を用いて
、詳細に説明する。第１図は２ピット分のメモリセルを
示しており、基準電位を与えられた多結晶シリコン２０
は、２つのメモリセルのキャパシタ電極となっており、
同時に、この２つのメモリセルの分離領域にもなってい
る。以下、第１図の左半分のメモリセルについて説明す
る。第１図において、電荷は溝りの内部に埋め込まれた
多結晶シリ、コン１７に貯えられる。多結晶シリコン２
０と共に高濃度の半導体基板１１もキャパシタ電極とな
る。またワード線に接続された多結晶シリコン１３をｆ
−）電極とし、ビット線に接続された拡散層１４をドレ
イン電極、電荷のＶ積佃域でちる多結晶シリコン１７に
多結晶シリコン１６を介して電気的に接続された拡散層
１５をソース電極とする電界効果型トランジスタが形成
されている。

第１図に示した実施例において、メモリ動作は従来のＩ
ＴＩＣセルと全く同様で、前記の電界効果型トランジス
タを導通状態にすることにより、ビット線の情報が、ビ
ット線に接続された拡散層１４から基板内に形成された
多結晶シリコン１７に伝達され、電荷の蓄積が行なわれ
る。

第１図に示した実施例と、第４図に示した公知例とを比
較して見ると、本発明に於ては前述した様に多結晶シリ
コン２０をキャパシタ電極としてだけでなく、分離領域
としても使用している。それ故、公知例と比較して、同
一の最小特徴寸法で小さい面積のメモリセルが実限出来
ることが明白であろう。多結晶シリコン２０に分離機能
を持たせる為には、溝底部の半導体基板が反転しない様
な電位を多結晶シリコン２０に与える必要がある。本発
明に於ては、電荷蓄積領域である多結晶シリコン１７高
電位が記憶されている状態でも高濃度の半導体基板１１
と二酸化珪素膜１９との界面が空乏化しない様な高濃度
の半導体基板を用いているので、多結晶シリコン２０を
接地レベルにしておく事により充分分離機能を果せる。

また、前述の様な高濃度の半導体基板を用いることによ
りこの高濃度の半導体基板もキャパシタ電極として用い
ることができる。つまり電荷蓄積領域である多結晶シリ
コン１７のまわりを囲む様にキャパシタ電極が存在する
わけで、小さな面精で極めて大きな記憶容量の確保が可
能となるのである。

さらに、本発明の特徴である溝内部の多結晶シリコン１
７に電荷を蓄積し、高濃度の半導体基板を用いるという
ことは、α粒子等によるソフトエラ二の観点からも非常
に有効である。つまり、α粒子入射により影響をうける
空乏層は拡散層１５から低濃度の半導体層中にひろがる
のみで、公知例に較べ、非常に小さくなっているからで
ある。

なお、本発明における溝に埋め込まれた多結晶シリコン
２０への基準電位（本実施例においては接地レベル）の
与え方であるが、実施例では多結晶シリコン２０と高濃
度の半導体基板１１とを二酸化珪素膜１９により絶縁分
際し、表面から基準電位を与える様にしている。多結晶
シリコン２０に基準電位を与える方法としては、この他
に基板から与える方法が考えられる。この場合の構造に
ついては第３図に示す。第３図でもわかる様に溝に埋め
た多結晶シリコン４９は直接半纒体基板と電気的に接続
しており、第１図の実施例と比較すると基準電位線を別
個に設ける必要が無いという利点がある。

５０は二酸化珪素膜である。

次に本発明におけるメモリセルの製造プロセスについて
述べる。第２図（、）〜（ｈ）は、実施例で説明した本
発明のメモリセルの製造プロセスを順を追って示した模
式的断面スである。

第２図（、）において、まず、高濃度のｐ型シリコン単
結晶基板２１の上にエピタキシャル成長により低濃度の
ｐ型シリコン単結晶層２２を成長させ、この低濃度のｐ
型シリコン単結晶層２２の表面上に熱酸化法により二酸
化珪素膜２３を形成し、次にその上に窒化珪素膜２４を
形成した後、溝部を除いた全面をホトレジスト２５で覆
う。

第２囚（ｂ）において、前記ホトレノスト２５を耐エッ
チングマ、スクとして前記窒化珪素膜２４、二酸化珪素
膜２３を除去しさらに前記低濃度シリコン層２２及び高
ａ度シリコン基板２１をエツチング除去して溝りを設け
た後、熱酸化法によシ溝りのシリコン基板表面に二酸化
珪素膜２６を形成し、矢に不純物を高濃度にドープした
多結晶シリコン２７を覆うＯ 第２図（ｃ）において、前記多結晶シリコン２７を表面
よりエツチング除去してゆき、溝の側壁部のみに多結晶
シリコン２７を残し、その後、熱酸化法により前記多結
晶シリコン２７の表面上に二酸化珪素膜２８を形成した
後、溝をｎ型不純物を高濃度にドープした多結晶シリコ
ン２９で完全に埋める。

第２〆１（ｄ）において、前記多結晶シリコン２９を表
面よりエツチング除去し、（（カ内部のみに多結晶シリ
コン２９を残し、その俊、熱酸化法によシ前記多結晶シ
リコン２９の表面上に二酸化珪素膜３０を形成する。

第２図（、）におい−ＣｓＨ３ｔＪ記窒化珪Ｓ膜２４及
び二酸化珪素膜２３を除去した後、熱酸化法により二酸
化珪素膜３１を形成し、さらにスイッチングトランジス
タのダート電極３２を形成し、このダート電極３２をイ
オン注入のマスクとして砒素のイオン注入を行ない、ｎ
型拡散層３３．３４を形成する。

第２図（ｆ）において、前記拡散層３４上の一部と前記
多結晶ポリシリコン２７上の一部の′風域以外をホトレ
ノスト３５で被い、その板前記ホトレジスト３５ヲ耐エ
ツチングマスクとして二酸化珪素膜２８゜３１の一部を
エツチング除去する。

第２図０）において、前記ホトレジスト３５を除去した
後、前記溝に埋め込んだ多結晶シリコン　２７と前記ｎ
型拡散層３４をｎ型不純物を高濃度にドープした多結晶
シリコン３６を用いて電気的に接続する。

第２図（ｈ）において、熱酸化法により前記多結晶シリ
コン３２　、３６の表面を二酸化珪素膜３７で彼い−ｆ
　（７）　後前記多結晶シリコン２９の上部を除くすべ
ての領域をホトレジスト３８で被う。

第２因（１）において、前記ホトレジスト３８を面子エ
ツチングマスクとして前記二酸化珪素膜３０をエツチン
グした後、前記ホトレジスト３８を除去し、さらに、前
記多結晶シリコン２９と同型の不純物を高濃度にドーグ
した多結晶シリコン３９を形成して前記多結晶シリコン
２９と電気的に接続し、絖いて熱酸化法により前記多結
晶シリコン３９の表面に二酸化珪素膜４０を形成する。

この様にして２ピット分のメモリセルが得られる。以上
、本発明による半導体メモリセルの製造プロセスを簡単
に説明したが、この様に本発明による半導体メモリセル
は従来広く用いられている製造プロセスで容易に製造す
ることが出来る。

（発明の効果） 以上述べた様に本発明によれば、大きな記憶容ｔｉ′を
小さなセル面積で確保出来、しかも従来の半導体メモリ
セルに較べα粒子等の影−を受けにくい、高集結化に適
したメモリセルを容易にに４Ｊることかできる効果を有
するものである。

【図面の簡単な説明】

第１図は本発明によるメモリセルの典型的な一実施例の
（；゛Ｃ略断面図、第２図（ａ）〜（１）は本づ６明に
よるメモリセルを製型するプロセスを示す既略断面図、
第３図は、本発明によるメモリセルの直路断面図、第４
図は従来のひｔ型ＩＴＩＣメモリセルの概略ＩＤｒ面図
で必る。 １１　、２１・・・高濃度の半導体基板、１２　、２２
・・・低濃度の手心体層、１３　、３２・・・ワード線
に接続されたゲート電極、１４　、３３・・・ビット線
ＶＣｍ続された拡散層、１５　、３４　、３４’・・・
拡散層、１６　＋　３６・・・多結晶シリコン、１７　
、２７・・・多結晶シリコン、１８゜１９　、２３　、
２８　、３０　、３１　、３７　、５０・・・二酸化珪
素膜、２０　、２９　、２９’、　３６　、３６’、　
３９　、４９・・・多結晶シリコン、２４・・・窒化珪
素膜、２５　、３５　、３８・・・ホトレノスト。 特許出顔人　日本電気株式会社　、−ン代理人弁理士　
　内　　原　　　　　晋胃第２図 （α） （ｂ） 第２図 （Ｃ） （ｄ） 第２図 （ｅ） （ｆ） 第２図 （ｈ） 第２図 党３図

Claims (1)

【特許請求の範囲】
1. （１）高濃度の第１導電型半導体基板上に形成した低濃
   度の第１導電型半導体層表面から前記高濃度の第１導電
   型半導体基板内部にかけて形成された凹部の少なくとも
   一部を覆う第１の絶縁性物質と、 該第１の絶縁性物質の少なくとも側壁に接し、しかも互
   いに隔離している第１及び第２の導電性物質と、 該第１及び第２の導電性物質の少なくとも側面を覆う第
   ２の絶縁性物質と、 前記第１及び第２の導電性物質とは絶縁され、前記凹部
   の残りの部分を埋め、基準電位を与えられた第３の導電
   性物質と、 前記低濃度の第１導電型半導体層表面に設けられ、前記
   第１の絶縁性物質に接し、前記第１又は第２の導電性物
   質に電気的に接続し形成されたＭＩＳトランジスタのソ
   ース電極である第２導電型の拡散領域とを備えたことを
   特徴とする半導体メモリセル。