JPS602781B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS602781B2 JPS602781B2 JP57032236A JP3223682A JPS602781B2 JP S602781 B2 JPS602781 B2 JP S602781B2 JP 57032236 A JP57032236 A JP 57032236A JP 3223682 A JP3223682 A JP 3223682A JP S602781 B2 JPS602781 B2 JP S602781B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
m 発明の技術分野
本発明は半導体記憶装置に係り、特にスタティック型半
導体記憶装置の構造に関する。
導体記憶装置の構造に関する。
‘2’技術の背景
近年、半導体記憶装置の集積度の向上に伴ないメモリセ
ルの電荷蓄積量が益々少なくなって来ており、0線によ
るソフトエラーに対する対策は、ダイナミック型のみな
らずスタティック型半導体記憶装層にも必要となって来
ている。
ルの電荷蓄積量が益々少なくなって来ており、0線によ
るソフトエラーに対する対策は、ダイナミック型のみな
らずスタティック型半導体記憶装層にも必要となって来
ている。
また、スタティック型半導体記憶装置の集積度の向上に
対する要求は依然として高い。‘3’ 従来技術と問題
点 従来、スタティック型半導体記憶装置においては、Q線
によるソフトエラーに対する対策は皆無であった。
対する要求は依然として高い。‘3’ 従来技術と問題
点 従来、スタティック型半導体記憶装置においては、Q線
によるソフトエラーに対する対策は皆無であった。
また、集積度に関しては、同一導電層で形成される同一
方向の配線数が少ない程、配線の形成が容易になって製
造渉蟹が向上し、ひいては集積度が向上するが、従来の
スタティック型半導体記憶装置においては、1つのメモ
リセルについて行方向にビット線対と接地線の合計3本
の配線が走行していたことにより、配線形成の容易さ、
歩蟹、あるいは集積度に制限が加えられていた。‘4’
発明の目的 本発明の目的は、上述の従来形における問題点にかんが
み、メモリセルのフリップフロップを構成するMOSト
ランジスタのゲート電極用配線を覆うように接地線を配
置するという構想に基づき、スタティック型半導体記憶
装置において、メモリセルの蓄積電荷量を増大させてQ
線によるソフトエラーを防止することにある。
方向の配線数が少ない程、配線の形成が容易になって製
造渉蟹が向上し、ひいては集積度が向上するが、従来の
スタティック型半導体記憶装置においては、1つのメモ
リセルについて行方向にビット線対と接地線の合計3本
の配線が走行していたことにより、配線形成の容易さ、
歩蟹、あるいは集積度に制限が加えられていた。‘4’
発明の目的 本発明の目的は、上述の従来形における問題点にかんが
み、メモリセルのフリップフロップを構成するMOSト
ランジスタのゲート電極用配線を覆うように接地線を配
置するという構想に基づき、スタティック型半導体記憶
装置において、メモリセルの蓄積電荷量を増大させてQ
線によるソフトエラーを防止することにある。
本発明の他の目的は、接地線とビット線対とを別々の導
蟹層で構成することにより、スタティック型半導体記憶
装置において、ビット線対の形成を容易にして製造歩留
を向上させ、ひいては集積度の向上を図ることにある。
蟹層で構成することにより、スタティック型半導体記憶
装置において、ビット線対の形成を容易にして製造歩留
を向上させ、ひいては集積度の向上を図ることにある。
‘5ー 発明の要旨上記の目的を達成するために、本発
明により、半導体基板上に絶縁層を介して形成されたワ
ード線、ビット線対、電源線、接地線、該ワード線と該
ビット線対との各交差部に配設されたMOSトランジス
タからなるスタティック型メモリセル、および該MOS
トランジスタのゲート電極用配線の各々と該電源群裏と
の間に接続された負荷抵抗を具備する半導体記憶装置に
おいて、該接地線は、該ゲート電極用配線及び該ゲート
電極用配線に接続される該MOSトランジスタの拡散領
域の一部を覆うように、該ゲート電極用配線上に第1の
絶縁層を介して第1の導電層より形成され、該ビット線
対が該第1の導電層上に第2の絶縁層を介して第2の導
電層より形成されたことを特徴とする半導体記憶装置が
提供される。
明により、半導体基板上に絶縁層を介して形成されたワ
ード線、ビット線対、電源線、接地線、該ワード線と該
ビット線対との各交差部に配設されたMOSトランジス
タからなるスタティック型メモリセル、および該MOS
トランジスタのゲート電極用配線の各々と該電源群裏と
の間に接続された負荷抵抗を具備する半導体記憶装置に
おいて、該接地線は、該ゲート電極用配線及び該ゲート
電極用配線に接続される該MOSトランジスタの拡散領
域の一部を覆うように、該ゲート電極用配線上に第1の
絶縁層を介して第1の導電層より形成され、該ビット線
対が該第1の導電層上に第2の絶縁層を介して第2の導
電層より形成されたことを特徴とする半導体記憶装置が
提供される。
該接地線下の該第1の絶縁層の膜厚は該ビット線下の第
2の絶縁層の膜厚より小であることが好ましい。
2の絶縁層の膜厚より小であることが好ましい。
‘6} 発明の実施例
以下、本発明の実施例を図面に基づいて従来例と対比し
ながら説明する。
ながら説明する。
第1図は本発明の対象となるスタティック型ランダムア
クセスメモリの1メモリセルを示す等価回路図である。
クセスメモリの1メモリセルを示す等価回路図である。
第1図において、メモリ選択用MOSトランジスタQ,
,Q2のゲートにワード線WLが共通接続されており、
これらのトランジスタのドレィン(又はソース)にはビ
ット線BL,BLがそれぞれ援縞されている。交差結合
されてフリップフロツプを構成するMOSトランジスタ
Q3,Q4のドレインとトランジスタQ,,Q2のソー
ス(又はドレイン)はそれぞれ、ノードN,、およびN
2において接続されている。ノードN,,N2はそれぞ
れ負荷抵抗R,,R2を介して電源線Vccに接続され
ている。トランジスタQ3,Q4のソースは接地線GN
Dに共通接続されている。第2図は第1図に示したスタ
ティック型メモリセルの従来の物理的構造を示す平面図
、第3図は第2図のm−m′線断面図、第4図は第2図
のW−W′線断面図である。
,Q2のゲートにワード線WLが共通接続されており、
これらのトランジスタのドレィン(又はソース)にはビ
ット線BL,BLがそれぞれ援縞されている。交差結合
されてフリップフロツプを構成するMOSトランジスタ
Q3,Q4のドレインとトランジスタQ,,Q2のソー
ス(又はドレイン)はそれぞれ、ノードN,、およびN
2において接続されている。ノードN,,N2はそれぞ
れ負荷抵抗R,,R2を介して電源線Vccに接続され
ている。トランジスタQ3,Q4のソースは接地線GN
Dに共通接続されている。第2図は第1図に示したスタ
ティック型メモリセルの従来の物理的構造を示す平面図
、第3図は第2図のm−m′線断面図、第4図は第2図
のW−W′線断面図である。
第2図ないし第4図において、半導体基板1の表面にM
OSトランジスタQ,〜Qのソースおよびドレィン領域
となる不純物拡散層2が形成されており(第3図、第4
図参照)、半導体基板1の表面の分離領域3上にポリシ
リコンで形成されたワード線WLおよび電源線Vccが
行方向に平行に走行している。交差結合されるMOSト
ランジスタQおよびQ4のゲート電極用配線G3および
○4が、ワード線WLおよび電源線Vccと同一ポリシ
リコンによる導電層で、半導体基板上に絶縁層4を介し
て、WLとVccの間にこれらに平行に形成されている
(第2図、第4図参照)。負荷抵抗R,,R2が、不純
物イオンのドープ量を少なくしたポリシリコンで、拡散
層2の一部および電源線Vccの一部の上に、絶縁層4
を介して形成されている。ゲート用電極○4と負荷抵抗
R,の一端とトランジスタQ3のドレィン領域に連絡し
ている拡散層2とがコンタクト用窓N,で接触している
。ゲート電極用配線G3と負荷抵抗R2の一端とトラン
ジスタQ4のドレィン領域に連絡している拡散層2とが
コンタクト用窓N2で接触している。負荷抵抗R,,R
2の他端は電源線Vccにコンタクト用窓N3で接触し
ている。WL,G3,○4,R,,R2,Vccの上に
絶縁層4を介してビット線BL;BLと接地線GNDが
、WL,G3,G4,Vccの伸長方向と直角をなす方
向、すなわち列方向に伸長している。BL,BL,GN
Dはアルミニウム層をパターニングして形成される。ビ
ット線BLとその下の拡散層とがコンタクト用窓N4で
接触しており、BLとWLとの交差部で選択用トランジ
スタQ,が形成されており、BLとWLとの交差部で選
択用トランジスタQ2が形成されており、G3とGND
の交差部でトランジスタQ3が○4とGNDとの交差部
でトランジスタQ4が形成される。BL,B山およびG
NDはシリケートガラス層俺Gで覆われている。今、第
4図に示すようにQ線がMOSトランジスタQ4のドレ
ィン領域を通過したとすると、半導体基板1内でその通
路に沿って電子一正孔対が発生し、ドレイン領域下の空
乏層内で発生した電子は、正電圧が印加されているドレ
ィン領域の拡散領域2に引き寄せられる。
OSトランジスタQ,〜Qのソースおよびドレィン領域
となる不純物拡散層2が形成されており(第3図、第4
図参照)、半導体基板1の表面の分離領域3上にポリシ
リコンで形成されたワード線WLおよび電源線Vccが
行方向に平行に走行している。交差結合されるMOSト
ランジスタQおよびQ4のゲート電極用配線G3および
○4が、ワード線WLおよび電源線Vccと同一ポリシ
リコンによる導電層で、半導体基板上に絶縁層4を介し
て、WLとVccの間にこれらに平行に形成されている
(第2図、第4図参照)。負荷抵抗R,,R2が、不純
物イオンのドープ量を少なくしたポリシリコンで、拡散
層2の一部および電源線Vccの一部の上に、絶縁層4
を介して形成されている。ゲート用電極○4と負荷抵抗
R,の一端とトランジスタQ3のドレィン領域に連絡し
ている拡散層2とがコンタクト用窓N,で接触している
。ゲート電極用配線G3と負荷抵抗R2の一端とトラン
ジスタQ4のドレィン領域に連絡している拡散層2とが
コンタクト用窓N2で接触している。負荷抵抗R,,R
2の他端は電源線Vccにコンタクト用窓N3で接触し
ている。WL,G3,○4,R,,R2,Vccの上に
絶縁層4を介してビット線BL;BLと接地線GNDが
、WL,G3,G4,Vccの伸長方向と直角をなす方
向、すなわち列方向に伸長している。BL,BL,GN
Dはアルミニウム層をパターニングして形成される。ビ
ット線BLとその下の拡散層とがコンタクト用窓N4で
接触しており、BLとWLとの交差部で選択用トランジ
スタQ,が形成されており、BLとWLとの交差部で選
択用トランジスタQ2が形成されており、G3とGND
の交差部でトランジスタQ3が○4とGNDとの交差部
でトランジスタQ4が形成される。BL,B山およびG
NDはシリケートガラス層俺Gで覆われている。今、第
4図に示すようにQ線がMOSトランジスタQ4のドレ
ィン領域を通過したとすると、半導体基板1内でその通
路に沿って電子一正孔対が発生し、ドレイン領域下の空
乏層内で発生した電子は、正電圧が印加されているドレ
ィン領域の拡散領域2に引き寄せられる。
今、トランジスタQ4のドレィン領域、すなわち、第1
図のノードN2がハイレベルにあったとすると、Q線に
よる電子がドレィン領域に入り込むことにより、ノード
N2の正電荷量は減少する。近年の集積度の向上に伴な
つてノードN2(又はN,)における電荷蓄積量は益々
少なくなってきており、Q線による電子がドレィン領域
に入り込むことにより、ノードN2の/・ィレベルは容
易にローレベルに反転してしまう。従って、従来のスタ
ティック型半導体記憶装置においては、Q線によるソフ
トエラーが生じやすいという問題があった。また、第2
図ないし第4図から明らかなように、従来の構造では1
つのメモリセル当り、列方向にアルミニウムで形成され
た同一導電層の3本の配線、すなわち、BL、GND、
軌が存在する。
図のノードN2がハイレベルにあったとすると、Q線に
よる電子がドレィン領域に入り込むことにより、ノード
N2の正電荷量は減少する。近年の集積度の向上に伴な
つてノードN2(又はN,)における電荷蓄積量は益々
少なくなってきており、Q線による電子がドレィン領域
に入り込むことにより、ノードN2の/・ィレベルは容
易にローレベルに反転してしまう。従って、従来のスタ
ティック型半導体記憶装置においては、Q線によるソフ
トエラーが生じやすいという問題があった。また、第2
図ないし第4図から明らかなように、従来の構造では1
つのメモリセル当り、列方向にアルミニウムで形成され
た同一導電層の3本の配線、すなわち、BL、GND、
軌が存在する。
このため、配線の容易さ、製造歩蟹、あるいは集積度に
制限が加えられていた。次に、第5図から第7図を用い
て本発明の実施例を説明する。
制限が加えられていた。次に、第5図から第7図を用い
て本発明の実施例を説明する。
第5図は第1図に示したスタティック型メモリセルの本
発明の一実施例による物理的構造を示す平面図、第6図
は第5図のの−W′線断面図、第7図は第5図のW−肌
′線断面図である。
発明の一実施例による物理的構造を示す平面図、第6図
は第5図のの−W′線断面図、第7図は第5図のW−肌
′線断面図である。
第5図ないし第7図において、1,2および3はそれぞ
れ、従来図と同様の半導体基板、不純物拡散層および分
離領域である。従来同様に分離領域3上に、ポリシリコ
ン配線層で構成されるワード線WLおよび電源線Vcc
が行方向に走行しており、交差結合されるMOSトラン
ジスタQ3およびQのゲート電極用配線G3およびG4
がワード線WLと同一のボリシリコン配線層でWLとV
ccの間の半導体基板1上に、絶縁層4を介して形成さ
れており、図面の簡単化のために第5図には示されてい
ないが、負荷抵抗R,およびR2が、不純物イオンのド
ープ量を少なくしたポリシリコンで、拡散層2の一部の
上に絶縁層4を介して形成されている。本発明により、
ゲート電極用配線G3およびG4拡散層2、抵抗R,お
よびR2、および電源線Vccを覆うようにして、絶縁
層4を介して中広の接地線GND′が行方向に走行して
いる。
れ、従来図と同様の半導体基板、不純物拡散層および分
離領域である。従来同様に分離領域3上に、ポリシリコ
ン配線層で構成されるワード線WLおよび電源線Vcc
が行方向に走行しており、交差結合されるMOSトラン
ジスタQ3およびQのゲート電極用配線G3およびG4
がワード線WLと同一のボリシリコン配線層でWLとV
ccの間の半導体基板1上に、絶縁層4を介して形成さ
れており、図面の簡単化のために第5図には示されてい
ないが、負荷抵抗R,およびR2が、不純物イオンのド
ープ量を少なくしたポリシリコンで、拡散層2の一部の
上に絶縁層4を介して形成されている。本発明により、
ゲート電極用配線G3およびG4拡散層2、抵抗R,お
よびR2、および電源線Vccを覆うようにして、絶縁
層4を介して中広の接地線GND′が行方向に走行して
いる。
接地線GN〇の上に第2の絶縁層5を介して、ビット線
対BLおよびBLが列方向に走行している。
対BLおよびBLが列方向に走行している。
第2図の従来例と第5図の本発明の実施例を比較すると
わかるように、従来は、接地線GNDはビット線対BL
およびBLと同一の導電層で形成され列方向に走行して
いたのに対し、本実施例では接地線GND′はビット線
対BLおよびBLとは異なる導電層で中広に形成され、
行方向に走行している。
わかるように、従来は、接地線GNDはビット線対BL
およびBLと同一の導電層で形成され列方向に走行して
いたのに対し、本実施例では接地線GND′はビット線
対BLおよびBLとは異なる導電層で中広に形成され、
行方向に走行している。
接地線GND′がMOSトランジスタQおよびQ4のゲ
ート電極用配線G3およびG4、およびドレィン領域を
覆っているので、接地線GN〇とトランジスタQおよび
Q4のゲート電極との間および接地線GND′とトラン
ジスタQ3およびQ4のドレイン領域との間に、それぞ
れ静電容量が形成される。従って、交差結合されるMO
Sトランジスタ偽およびQ4の電荷蓄積量は従来に比べ
て増大し、Q線によるソフトエラーは発生し‘こくくな
る。すなわち、第1図に示した等価回路において、/ー
ドN,,N2に形成された静電容量が増大するために、
Q線による蓄積情報の反転は生じにくくなった。ノード
N,,N2の静電容量をさらに増大させるために接地線
GND′とゲート電極用配線G3,G4との間の絶縁層
4の膜厚および接地線GND′とドレィン領域との間の
膜厚を一層薄くすればよい。好ましい実施例においては
、これらの膜厚はビット線対BL.BLと接地線GN〇
との間の第2の絶縁層5の濃厚より小である。本発明に
よる付加的効果として、従来は列方向に同一導電層で構
成された3本の配線BL,GND,B官tが存在してい
たのに対し、本実施例ではビット線対BL,BLの2本
だけが列方向に走行しているので、列方向の配線間の間
隔れま、メモリセルの寸法を同じくしたとき、本実施例
の方が従来例より大きくなるということがあげられる。
ート電極用配線G3およびG4、およびドレィン領域を
覆っているので、接地線GN〇とトランジスタQおよび
Q4のゲート電極との間および接地線GND′とトラン
ジスタQ3およびQ4のドレイン領域との間に、それぞ
れ静電容量が形成される。従って、交差結合されるMO
Sトランジスタ偽およびQ4の電荷蓄積量は従来に比べ
て増大し、Q線によるソフトエラーは発生し‘こくくな
る。すなわち、第1図に示した等価回路において、/ー
ドN,,N2に形成された静電容量が増大するために、
Q線による蓄積情報の反転は生じにくくなった。ノード
N,,N2の静電容量をさらに増大させるために接地線
GND′とゲート電極用配線G3,G4との間の絶縁層
4の膜厚および接地線GND′とドレィン領域との間の
膜厚を一層薄くすればよい。好ましい実施例においては
、これらの膜厚はビット線対BL.BLと接地線GN〇
との間の第2の絶縁層5の濃厚より小である。本発明に
よる付加的効果として、従来は列方向に同一導電層で構
成された3本の配線BL,GND,B官tが存在してい
たのに対し、本実施例ではビット線対BL,BLの2本
だけが列方向に走行しているので、列方向の配線間の間
隔れま、メモリセルの寸法を同じくしたとき、本実施例
の方が従来例より大きくなるということがあげられる。
このことは、ビット線対の形成が従釆に比較して容易に
なることを意味し、従って本実施例により製造歩解は向
上する。また本実施例において、列方向の配線間の間隔
〆を従来例と等しくすれば、ビット線対の間の間隔は従
釆と比較して約半分になり従って集積度は大中に向上す
る。上述の実施例においては、接地線ON〇はワード線
WLを除くすべてのポリシリコン配線およびワード線下
以外の拡散層を覆うように形成されているが、ゲート電
極用配線G3と抵抗R2と拡散領域2との接触用コンタ
クト窓N2、およびG4とR,と拡散領域2との接触用
コンタクト窓N,を覆うようにして接地線を形成すれば
Q線によるソフトエラーは充分に阻止できる。
なることを意味し、従って本実施例により製造歩解は向
上する。また本実施例において、列方向の配線間の間隔
〆を従来例と等しくすれば、ビット線対の間の間隔は従
釆と比較して約半分になり従って集積度は大中に向上す
る。上述の実施例においては、接地線ON〇はワード線
WLを除くすべてのポリシリコン配線およびワード線下
以外の拡散層を覆うように形成されているが、ゲート電
極用配線G3と抵抗R2と拡散領域2との接触用コンタ
クト窓N2、およびG4とR,と拡散領域2との接触用
コンタクト窓N,を覆うようにして接地線を形成すれば
Q線によるソフトエラーは充分に阻止できる。
【7’発明の効果
以上述べたように、本発明によれば、メモリセルのフリ
ツプフロップを構成するMOSトランジスタのゲート電
極用配線を覆うように接地線を配遣したことにより、ス
タティック型半導体記憶装置において、メモリセルの電
荷蓄積量が増大し、それによりQ線によるソフトエラー
は減少する。
ツプフロップを構成するMOSトランジスタのゲート電
極用配線を覆うように接地線を配遣したことにより、ス
タティック型半導体記憶装置において、メモリセルの電
荷蓄積量が増大し、それによりQ線によるソフトエラー
は減少する。
また、上記接地線をビット線対と異なる配線層で形成し
たことにより、配線の形成が容易になって製造歩留が向
上し、ひいては集積度が向上する。
たことにより、配線の形成が容易になって製造歩留が向
上し、ひいては集積度が向上する。
第1図は本発明の対象となるスタティック型ランダムア
クセスメモリの1メモリセルを示す等価回路図、第2図
は第1図のスタティック型メモリセルの従来の物理的構
造を示す平面図、第3図は第2図のm−m′線断面図、
第4図は第2図のW−W′線断面図、第5図は第1図に
示したスタティック型メモリセルの本発明の一実施例に
よる物理的構造を示す平面図、第6図は第6図のW−W
′線断面図、そして第7図は第5図の肌一肌′線断面図
である。 1・・・半導体基板、2…不純物拡散層、3・・・分離
領域、4…絶縁層、WL・・・ワード線、BL,BL・
・・ビット線対、Vcc・・・電源線、OND・・・接
地線、G3,G4・・・ゲート電極用配線、GND′…
接地線。 第1図第2図 第3図 第4図 第5図 第6図 第7図 第7洲の 特許法第6 4条の規定によ脇2年ら肘日)
る補正の掲載公告特許番号 ら。 −Z78ノ昭和57年特許藤第32236号(特公昭6
0−2781号、昭60.1。 23発行の特許公報7(21−3〔357〕号掲載)に
ついては特許法第64条の規定による補正があったので
下記のとおり掲載する。 特許第1548059号 lnt.CI.5 識別記号 庁内整理番号日
OI L 27/10 8624−5F
G II C II/40 8522−
5B記1 「特許請求の範図」の頃を「1 半導体基板
上に絶縁層を介して形成されたワード線、ビット線対、
電源線、接地線、核ワード線と該ビット線対との各交差
部に配段されたMOSトランジスタからなるスタテイツ
ク型メモリセル、および該MOSトランジスタのゲート
電極用配線の各々と該蟹源線との間に接線された篤荷抵
抗を具備する半導体記憶装置において、該接地線は、核
ゲート電極用配線及び核ゲート電極鋼配線に鞍擁される
該MOSトランジスタのドレイン領域全体を覆うように
、該ゲート電極用配線上に第1の絶縁層を介して第1の
導電層より形成され、該ビット線対が該第1の溝電届上
に第2の絶縁層を介して第2の導電層により形成された
ことを特徴とする半導体記憶装置。 2 該接地線下の該第1の絶縁層の膿蝉は該ビット線対
下の第2の絶縁層の膜厚より小とした特許請求の範囲第
1項記載の半導体記憶袋瞳。 」と補正する。2 第6頁「第6図」を「 第5図 」と補正する。
クセスメモリの1メモリセルを示す等価回路図、第2図
は第1図のスタティック型メモリセルの従来の物理的構
造を示す平面図、第3図は第2図のm−m′線断面図、
第4図は第2図のW−W′線断面図、第5図は第1図に
示したスタティック型メモリセルの本発明の一実施例に
よる物理的構造を示す平面図、第6図は第6図のW−W
′線断面図、そして第7図は第5図の肌一肌′線断面図
である。 1・・・半導体基板、2…不純物拡散層、3・・・分離
領域、4…絶縁層、WL・・・ワード線、BL,BL・
・・ビット線対、Vcc・・・電源線、OND・・・接
地線、G3,G4・・・ゲート電極用配線、GND′…
接地線。 第1図第2図 第3図 第4図 第5図 第6図 第7図 第7洲の 特許法第6 4条の規定によ脇2年ら肘日)
る補正の掲載公告特許番号 ら。 −Z78ノ昭和57年特許藤第32236号(特公昭6
0−2781号、昭60.1。 23発行の特許公報7(21−3〔357〕号掲載)に
ついては特許法第64条の規定による補正があったので
下記のとおり掲載する。 特許第1548059号 lnt.CI.5 識別記号 庁内整理番号日
OI L 27/10 8624−5F
G II C II/40 8522−
5B記1 「特許請求の範図」の頃を「1 半導体基板
上に絶縁層を介して形成されたワード線、ビット線対、
電源線、接地線、核ワード線と該ビット線対との各交差
部に配段されたMOSトランジスタからなるスタテイツ
ク型メモリセル、および該MOSトランジスタのゲート
電極用配線の各々と該蟹源線との間に接線された篤荷抵
抗を具備する半導体記憶装置において、該接地線は、核
ゲート電極用配線及び核ゲート電極鋼配線に鞍擁される
該MOSトランジスタのドレイン領域全体を覆うように
、該ゲート電極用配線上に第1の絶縁層を介して第1の
導電層より形成され、該ビット線対が該第1の溝電届上
に第2の絶縁層を介して第2の導電層により形成された
ことを特徴とする半導体記憶装置。 2 該接地線下の該第1の絶縁層の膿蝉は該ビット線対
下の第2の絶縁層の膜厚より小とした特許請求の範囲第
1項記載の半導体記憶袋瞳。 」と補正する。2 第6頁「第6図」を「 第5図 」と補正する。
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に絶縁層を介して形成されたワード線
、ビツト線対、電源線、接地線、該ワード線と該ビツト
線対との各交差部に配設されたMOSトランジスタから
なるスタテイツク型メモリセル、および該MOSトラン
ジスタのゲート電極用配線の各々と該電源線との間に接
続された負荷抵抗を具備する半導体記憶装置において、
該接地線は、該ゲート電極用配線及び該ゲート電極用配
線に接続される該MOSトランジスタの拡散領域の一部
を覆うように、該ゲート電極用配線上に第1の絶縁層を
介して第1の導電層より形成され、該ビツト線対が該第
1の導電層上に第2の絶縁層を介して第2の導電層によ
り形成されたことを特徴とする半導体記憶装置。 2 該接地線下の該第1の絶縁層の膜厚は該ビツト線対
下の第2の絶縁層の膜厚より小とした特許請求の範囲第
1項記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57032236A JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
EP83301104A EP0087979B1 (en) | 1982-03-03 | 1983-03-02 | A semiconductor memory device |
DE8383301104T DE3380548D1 (en) | 1982-03-03 | 1983-03-02 | A semiconductor memory device |
US06/915,967 US4809046A (en) | 1982-03-03 | 1986-10-06 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57032236A JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58165376A JPS58165376A (ja) | 1983-09-30 |
JPS602781B2 true JPS602781B2 (ja) | 1985-01-23 |
Family
ID=12353342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57032236A Expired JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS602781B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0416142Y2 (ja) * | 1985-10-14 | 1992-04-10 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0682801B2 (ja) * | 1983-12-23 | 1994-10-19 | 株式会社日立製作所 | 半導体記憶装置とそのレイアウト方法 |
JP2559360B2 (ja) * | 1984-11-28 | 1996-12-04 | 株式会社日立製作所 | 半導体メモリ装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3002343A1 (de) * | 1979-01-23 | 1980-07-31 | Nippon Electric Co | Integrierte halbleiterschaltung, speziell aus igfets |
JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
-
1982
- 1982-03-03 JP JP57032236A patent/JPS602781B2/ja not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3002343A1 (de) * | 1979-01-23 | 1980-07-31 | Nippon Electric Co | Integrierte halbleiterschaltung, speziell aus igfets |
JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0416142Y2 (ja) * | 1985-10-14 | 1992-04-10 |
Also Published As
Publication number | Publication date |
---|---|
JPS58165376A (ja) | 1983-09-30 |
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