JPS602781B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS602781B2 JPS602781B2 JP57032236A JP3223682A JPS602781B2 JP S602781 B2 JPS602781 B2 JP S602781B2 JP 57032236 A JP57032236 A JP 57032236A JP 3223682 A JP3223682 A JP 3223682A JP S602781 B2 JPS602781 B2 JP S602781B2
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
ｍ 発明の技術分野
本発明は半導体記憶装置に係り、特にスタティック型半
導体記憶装置の構造に関する。
導体記憶装置の構造に関する。
‘２’技術の背景
近年、半導体記憶装置の集積度の向上に伴ないメモリセ
ルの電荷蓄積量が益々少なくなって来ており、０線によ
るソフトエラーに対する対策は、ダイナミック型のみな
らずスタティック型半導体記憶装層にも必要となって来
ている。
ルの電荷蓄積量が益々少なくなって来ており、０線によ
るソフトエラーに対する対策は、ダイナミック型のみな
らずスタティック型半導体記憶装層にも必要となって来
ている。
また、スタティック型半導体記憶装置の集積度の向上に
対する要求は依然として高い。‘３’ 従来技術と問題
点 従来、スタティック型半導体記憶装置においては、Ｑ線
によるソフトエラーに対する対策は皆無であった。
対する要求は依然として高い。‘３’ 従来技術と問題
点 従来、スタティック型半導体記憶装置においては、Ｑ線
によるソフトエラーに対する対策は皆無であった。
また、集積度に関しては、同一導電層で形成される同一
方向の配線数が少ない程、配線の形成が容易になって製
造渉蟹が向上し、ひいては集積度が向上するが、従来の
スタティック型半導体記憶装置においては、１つのメモ
リセルについて行方向にビット線対と接地線の合計３本
の配線が走行していたことにより、配線形成の容易さ、
歩蟹、あるいは集積度に制限が加えられていた。‘４’
発明の目的 本発明の目的は、上述の従来形における問題点にかんが
み、メモリセルのフリップフロップを構成するＭＯＳト
ランジスタのゲート電極用配線を覆うように接地線を配
置するという構想に基づき、スタティック型半導体記憶
装置において、メモリセルの蓄積電荷量を増大させてＱ
線によるソフトエラーを防止することにある。
方向の配線数が少ない程、配線の形成が容易になって製
造渉蟹が向上し、ひいては集積度が向上するが、従来の
スタティック型半導体記憶装置においては、１つのメモ
リセルについて行方向にビット線対と接地線の合計３本
の配線が走行していたことにより、配線形成の容易さ、
歩蟹、あるいは集積度に制限が加えられていた。‘４’
発明の目的 本発明の目的は、上述の従来形における問題点にかんが
み、メモリセルのフリップフロップを構成するＭＯＳト
ランジスタのゲート電極用配線を覆うように接地線を配
置するという構想に基づき、スタティック型半導体記憶
装置において、メモリセルの蓄積電荷量を増大させてＱ
線によるソフトエラーを防止することにある。
本発明の他の目的は、接地線とビット線対とを別々の導
蟹層で構成することにより、スタティック型半導体記憶
装置において、ビット線対の形成を容易にして製造歩留
を向上させ、ひいては集積度の向上を図ることにある。
蟹層で構成することにより、スタティック型半導体記憶
装置において、ビット線対の形成を容易にして製造歩留
を向上させ、ひいては集積度の向上を図ることにある。
‘５ー 発明の要旨上記の目的を達成するために、本発
明により、半導体基板上に絶縁層を介して形成されたワ
ード線、ビット線対、電源線、接地線、該ワード線と該
ビット線対との各交差部に配設されたＭＯＳトランジス
タからなるスタティック型メモリセル、および該ＭＯＳ
トランジスタのゲート電極用配線の各々と該電源群裏と
の間に接続された負荷抵抗を具備する半導体記憶装置に
おいて、該接地線は、該ゲート電極用配線及び該ゲート
電極用配線に接続される該ＭＯＳトランジスタの拡散領
域の一部を覆うように、該ゲート電極用配線上に第１の
絶縁層を介して第１の導電層より形成され、該ビット線
対が該第１の導電層上に第２の絶縁層を介して第２の導
電層より形成されたことを特徴とする半導体記憶装置が
提供される。
明により、半導体基板上に絶縁層を介して形成されたワ
ード線、ビット線対、電源線、接地線、該ワード線と該
ビット線対との各交差部に配設されたＭＯＳトランジス
タからなるスタティック型メモリセル、および該ＭＯＳ
トランジスタのゲート電極用配線の各々と該電源群裏と
の間に接続された負荷抵抗を具備する半導体記憶装置に
おいて、該接地線は、該ゲート電極用配線及び該ゲート
電極用配線に接続される該ＭＯＳトランジスタの拡散領
域の一部を覆うように、該ゲート電極用配線上に第１の
絶縁層を介して第１の導電層より形成され、該ビット線
対が該第１の導電層上に第２の絶縁層を介して第２の導
電層より形成されたことを特徴とする半導体記憶装置が
提供される。
該接地線下の該第１の絶縁層の膜厚は該ビット線下の第
２の絶縁層の膜厚より小であることが好ましい。
２の絶縁層の膜厚より小であることが好ましい。
‘６｝ 発明の実施例
以下、本発明の実施例を図面に基づいて従来例と対比し
ながら説明する。
ながら説明する。
第１図は本発明の対象となるスタティック型ランダムア
クセスメモリの１メモリセルを示す等価回路図である。
クセスメモリの１メモリセルを示す等価回路図である。
第１図において、メモリ選択用ＭＯＳトランジスタＱ，
，Ｑ２のゲートにワード線ＷＬが共通接続されており、
これらのトランジスタのドレィン（又はソース）にはビ
ット線ＢＬ，ＢＬがそれぞれ援縞されている。交差結合
されてフリップフロツプを構成するＭＯＳトランジスタ
Ｑ３，Ｑ４のドレインとトランジスタＱ，，Ｑ２のソー
ス（又はドレイン）はそれぞれ、ノードＮ，、およびＮ
２において接続されている。ノードＮ，，Ｎ２はそれぞ
れ負荷抵抗Ｒ，，Ｒ２を介して電源線Ｖｃｃに接続され
ている。トランジスタＱ３，Ｑ４のソースは接地線ＧＮ
Ｄに共通接続されている。第２図は第１図に示したスタ
ティック型メモリセルの従来の物理的構造を示す平面図
、第３図は第２図のｍ−ｍ′線断面図、第４図は第２図
のＷ−Ｗ′線断面図である。
，Ｑ２のゲートにワード線ＷＬが共通接続されており、
これらのトランジスタのドレィン（又はソース）にはビ
ット線ＢＬ，ＢＬがそれぞれ援縞されている。交差結合
されてフリップフロツプを構成するＭＯＳトランジスタ
Ｑ３，Ｑ４のドレインとトランジスタＱ，，Ｑ２のソー
ス（又はドレイン）はそれぞれ、ノードＮ，、およびＮ
２において接続されている。ノードＮ，，Ｎ２はそれぞ
れ負荷抵抗Ｒ，，Ｒ２を介して電源線Ｖｃｃに接続され
ている。トランジスタＱ３，Ｑ４のソースは接地線ＧＮ
Ｄに共通接続されている。第２図は第１図に示したスタ
ティック型メモリセルの従来の物理的構造を示す平面図
、第３図は第２図のｍ−ｍ′線断面図、第４図は第２図
のＷ−Ｗ′線断面図である。
第２図ないし第４図において、半導体基板１の表面にＭ
ＯＳトランジスタＱ，〜Ｑのソースおよびドレィン領域
となる不純物拡散層２が形成されており（第３図、第４
図参照）、半導体基板１の表面の分離領域３上にポリシ
リコンで形成されたワード線ＷＬおよび電源線Ｖｃｃが
行方向に平行に走行している。交差結合されるＭＯＳト
ランジスタＱおよびＱ４のゲート電極用配線Ｇ３および
○４が、ワード線ＷＬおよび電源線Ｖｃｃと同一ポリシ
リコンによる導電層で、半導体基板上に絶縁層４を介し
て、ＷＬとＶｃｃの間にこれらに平行に形成されている
（第２図、第４図参照）。負荷抵抗Ｒ，，Ｒ２が、不純
物イオンのドープ量を少なくしたポリシリコンで、拡散
層２の一部および電源線Ｖｃｃの一部の上に、絶縁層４
を介して形成されている。ゲート用電極○４と負荷抵抗
Ｒ，の一端とトランジスタＱ３のドレィン領域に連絡し
ている拡散層２とがコンタクト用窓Ｎ，で接触している
。ゲート電極用配線Ｇ３と負荷抵抗Ｒ２の一端とトラン
ジスタＱ４のドレィン領域に連絡している拡散層２とが
コンタクト用窓Ｎ２で接触している。負荷抵抗Ｒ，，Ｒ
２の他端は電源線Ｖｃｃにコンタクト用窓Ｎ３で接触し
ている。ＷＬ，Ｇ３，○４，Ｒ，，Ｒ２，Ｖｃｃの上に
絶縁層４を介してビット線ＢＬ；ＢＬと接地線ＧＮＤが
、ＷＬ，Ｇ３，Ｇ４，Ｖｃｃの伸長方向と直角をなす方
向、すなわち列方向に伸長している。ＢＬ，ＢＬ，ＧＮ
Ｄはアルミニウム層をパターニングして形成される。ビ
ット線ＢＬとその下の拡散層とがコンタクト用窓Ｎ４で
接触しており、ＢＬとＷＬとの交差部で選択用トランジ
スタＱ，が形成されており、ＢＬとＷＬとの交差部で選
択用トランジスタＱ２が形成されており、Ｇ３とＧＮＤ
の交差部でトランジスタＱ３が○４とＧＮＤとの交差部
でトランジスタＱ４が形成される。ＢＬ，Ｂ山およびＧ
ＮＤはシリケートガラス層俺Ｇで覆われている。今、第
４図に示すようにＱ線がＭＯＳトランジスタＱ４のドレ
ィン領域を通過したとすると、半導体基板１内でその通
路に沿って電子一正孔対が発生し、ドレイン領域下の空
乏層内で発生した電子は、正電圧が印加されているドレ
ィン領域の拡散領域２に引き寄せられる。
ＯＳトランジスタＱ，〜Ｑのソースおよびドレィン領域
となる不純物拡散層２が形成されており（第３図、第４
図参照）、半導体基板１の表面の分離領域３上にポリシ
リコンで形成されたワード線ＷＬおよび電源線Ｖｃｃが
行方向に平行に走行している。交差結合されるＭＯＳト
ランジスタＱおよびＱ４のゲート電極用配線Ｇ３および
○４が、ワード線ＷＬおよび電源線Ｖｃｃと同一ポリシ
リコンによる導電層で、半導体基板上に絶縁層４を介し
て、ＷＬとＶｃｃの間にこれらに平行に形成されている
（第２図、第４図参照）。負荷抵抗Ｒ，，Ｒ２が、不純
物イオンのドープ量を少なくしたポリシリコンで、拡散
層２の一部および電源線Ｖｃｃの一部の上に、絶縁層４
を介して形成されている。ゲート用電極○４と負荷抵抗
Ｒ，の一端とトランジスタＱ３のドレィン領域に連絡し
ている拡散層２とがコンタクト用窓Ｎ，で接触している
。ゲート電極用配線Ｇ３と負荷抵抗Ｒ２の一端とトラン
ジスタＱ４のドレィン領域に連絡している拡散層２とが
コンタクト用窓Ｎ２で接触している。負荷抵抗Ｒ，，Ｒ
２の他端は電源線Ｖｃｃにコンタクト用窓Ｎ３で接触し
ている。ＷＬ，Ｇ３，○４，Ｒ，，Ｒ２，Ｖｃｃの上に
絶縁層４を介してビット線ＢＬ；ＢＬと接地線ＧＮＤが
、ＷＬ，Ｇ３，Ｇ４，Ｖｃｃの伸長方向と直角をなす方
向、すなわち列方向に伸長している。ＢＬ，ＢＬ，ＧＮ
Ｄはアルミニウム層をパターニングして形成される。ビ
ット線ＢＬとその下の拡散層とがコンタクト用窓Ｎ４で
接触しており、ＢＬとＷＬとの交差部で選択用トランジ
スタＱ，が形成されており、ＢＬとＷＬとの交差部で選
択用トランジスタＱ２が形成されており、Ｇ３とＧＮＤ
の交差部でトランジスタＱ３が○４とＧＮＤとの交差部
でトランジスタＱ４が形成される。ＢＬ，Ｂ山およびＧ
ＮＤはシリケートガラス層俺Ｇで覆われている。今、第
４図に示すようにＱ線がＭＯＳトランジスタＱ４のドレ
ィン領域を通過したとすると、半導体基板１内でその通
路に沿って電子一正孔対が発生し、ドレイン領域下の空
乏層内で発生した電子は、正電圧が印加されているドレ
ィン領域の拡散領域２に引き寄せられる。
今、トランジスタＱ４のドレィン領域、すなわち、第１
図のノードＮ２がハイレベルにあったとすると、Ｑ線に
よる電子がドレィン領域に入り込むことにより、ノード
Ｎ２の正電荷量は減少する。近年の集積度の向上に伴な
つてノードＮ２（又はＮ，）における電荷蓄積量は益々
少なくなってきており、Ｑ線による電子がドレィン領域
に入り込むことにより、ノードＮ２の／・ィレベルは容
易にローレベルに反転してしまう。従って、従来のスタ
ティック型半導体記憶装置においては、Ｑ線によるソフ
トエラーが生じやすいという問題があった。また、第２
図ないし第４図から明らかなように、従来の構造では１
つのメモリセル当り、列方向にアルミニウムで形成され
た同一導電層の３本の配線、すなわち、ＢＬ、ＧＮＤ、
軌が存在する。
図のノードＮ２がハイレベルにあったとすると、Ｑ線に
よる電子がドレィン領域に入り込むことにより、ノード
Ｎ２の正電荷量は減少する。近年の集積度の向上に伴な
つてノードＮ２（又はＮ，）における電荷蓄積量は益々
少なくなってきており、Ｑ線による電子がドレィン領域
に入り込むことにより、ノードＮ２の／・ィレベルは容
易にローレベルに反転してしまう。従って、従来のスタ
ティック型半導体記憶装置においては、Ｑ線によるソフ
トエラーが生じやすいという問題があった。また、第２
図ないし第４図から明らかなように、従来の構造では１
つのメモリセル当り、列方向にアルミニウムで形成され
た同一導電層の３本の配線、すなわち、ＢＬ、ＧＮＤ、
軌が存在する。
このため、配線の容易さ、製造歩蟹、あるいは集積度に
制限が加えられていた。次に、第５図から第７図を用い
て本発明の実施例を説明する。
制限が加えられていた。次に、第５図から第７図を用い
て本発明の実施例を説明する。
第５図は第１図に示したスタティック型メモリセルの本
発明の一実施例による物理的構造を示す平面図、第６図
は第５図のの−Ｗ′線断面図、第７図は第５図のＷ−肌
′線断面図である。
発明の一実施例による物理的構造を示す平面図、第６図
は第５図のの−Ｗ′線断面図、第７図は第５図のＷ−肌
′線断面図である。
第５図ないし第７図において、１，２および３はそれぞ
れ、従来図と同様の半導体基板、不純物拡散層および分
離領域である。従来同様に分離領域３上に、ポリシリコ
ン配線層で構成されるワード線ＷＬおよび電源線Ｖｃｃ
が行方向に走行しており、交差結合されるＭＯＳトラン
ジスタＱ３およびＱのゲート電極用配線Ｇ３およびＧ４
がワード線ＷＬと同一のボリシリコン配線層でＷＬとＶ
ｃｃの間の半導体基板１上に、絶縁層４を介して形成さ
れており、図面の簡単化のために第５図には示されてい
ないが、負荷抵抗Ｒ，およびＲ２が、不純物イオンのド
ープ量を少なくしたポリシリコンで、拡散層２の一部の
上に絶縁層４を介して形成されている。本発明により、
ゲート電極用配線Ｇ３およびＧ４拡散層２、抵抗Ｒ，お
よびＲ２、および電源線Ｖｃｃを覆うようにして、絶縁
層４を介して中広の接地線ＧＮＤ′が行方向に走行して
いる。
れ、従来図と同様の半導体基板、不純物拡散層および分
離領域である。従来同様に分離領域３上に、ポリシリコ
ン配線層で構成されるワード線ＷＬおよび電源線Ｖｃｃ
が行方向に走行しており、交差結合されるＭＯＳトラン
ジスタＱ３およびＱのゲート電極用配線Ｇ３およびＧ４
がワード線ＷＬと同一のボリシリコン配線層でＷＬとＶ
ｃｃの間の半導体基板１上に、絶縁層４を介して形成さ
れており、図面の簡単化のために第５図には示されてい
ないが、負荷抵抗Ｒ，およびＲ２が、不純物イオンのド
ープ量を少なくしたポリシリコンで、拡散層２の一部の
上に絶縁層４を介して形成されている。本発明により、
ゲート電極用配線Ｇ３およびＧ４拡散層２、抵抗Ｒ，お
よびＲ２、および電源線Ｖｃｃを覆うようにして、絶縁
層４を介して中広の接地線ＧＮＤ′が行方向に走行して
いる。
接地線ＧＮ〇の上に第２の絶縁層５を介して、ビット線
対ＢＬおよびＢＬが列方向に走行している。
対ＢＬおよびＢＬが列方向に走行している。
第２図の従来例と第５図の本発明の実施例を比較すると
わかるように、従来は、接地線ＧＮＤはビット線対ＢＬ
およびＢＬと同一の導電層で形成され列方向に走行して
いたのに対し、本実施例では接地線ＧＮＤ′はビット線
対ＢＬおよびＢＬとは異なる導電層で中広に形成され、
行方向に走行している。
わかるように、従来は、接地線ＧＮＤはビット線対ＢＬ
およびＢＬと同一の導電層で形成され列方向に走行して
いたのに対し、本実施例では接地線ＧＮＤ′はビット線
対ＢＬおよびＢＬとは異なる導電層で中広に形成され、
行方向に走行している。
接地線ＧＮＤ′がＭＯＳトランジスタＱおよびＱ４のゲ
ート電極用配線Ｇ３およびＧ４、およびドレィン領域を
覆っているので、接地線ＧＮ〇とトランジスタＱおよび
Ｑ４のゲート電極との間および接地線ＧＮＤ′とトラン
ジスタＱ３およびＱ４のドレイン領域との間に、それぞ
れ静電容量が形成される。従って、交差結合されるＭＯ
Ｓトランジスタ偽およびＱ４の電荷蓄積量は従来に比べ
て増大し、Ｑ線によるソフトエラーは発生し‘こくくな
る。すなわち、第１図に示した等価回路において、／ー
ドＮ，，Ｎ２に形成された静電容量が増大するために、
Ｑ線による蓄積情報の反転は生じにくくなった。ノード
Ｎ，，Ｎ２の静電容量をさらに増大させるために接地線
ＧＮＤ′とゲート電極用配線Ｇ３，Ｇ４との間の絶縁層
４の膜厚および接地線ＧＮＤ′とドレィン領域との間の
膜厚を一層薄くすればよい。好ましい実施例においては
、これらの膜厚はビット線対ＢＬ．ＢＬと接地線ＧＮ〇
との間の第２の絶縁層５の濃厚より小である。本発明に
よる付加的効果として、従来は列方向に同一導電層で構
成された３本の配線ＢＬ，ＧＮＤ，Ｂ官ｔが存在してい
たのに対し、本実施例ではビット線対ＢＬ，ＢＬの２本
だけが列方向に走行しているので、列方向の配線間の間
隔れま、メモリセルの寸法を同じくしたとき、本実施例
の方が従来例より大きくなるということがあげられる。
ート電極用配線Ｇ３およびＧ４、およびドレィン領域を
覆っているので、接地線ＧＮ〇とトランジスタＱおよび
Ｑ４のゲート電極との間および接地線ＧＮＤ′とトラン
ジスタＱ３およびＱ４のドレイン領域との間に、それぞ
れ静電容量が形成される。従って、交差結合されるＭＯ
Ｓトランジスタ偽およびＱ４の電荷蓄積量は従来に比べ
て増大し、Ｑ線によるソフトエラーは発生し‘こくくな
る。すなわち、第１図に示した等価回路において、／ー
ドＮ，，Ｎ２に形成された静電容量が増大するために、
Ｑ線による蓄積情報の反転は生じにくくなった。ノード
Ｎ，，Ｎ２の静電容量をさらに増大させるために接地線
ＧＮＤ′とゲート電極用配線Ｇ３，Ｇ４との間の絶縁層
４の膜厚および接地線ＧＮＤ′とドレィン領域との間の
膜厚を一層薄くすればよい。好ましい実施例においては
、これらの膜厚はビット線対ＢＬ．ＢＬと接地線ＧＮ〇
との間の第２の絶縁層５の濃厚より小である。本発明に
よる付加的効果として、従来は列方向に同一導電層で構
成された３本の配線ＢＬ，ＧＮＤ，Ｂ官ｔが存在してい
たのに対し、本実施例ではビット線対ＢＬ，ＢＬの２本
だけが列方向に走行しているので、列方向の配線間の間
隔れま、メモリセルの寸法を同じくしたとき、本実施例
の方が従来例より大きくなるということがあげられる。
このことは、ビット線対の形成が従釆に比較して容易に
なることを意味し、従って本実施例により製造歩解は向
上する。また本実施例において、列方向の配線間の間隔
〆を従来例と等しくすれば、ビット線対の間の間隔は従
釆と比較して約半分になり従って集積度は大中に向上す
る。上述の実施例においては、接地線ＯＮ〇はワード線
ＷＬを除くすべてのポリシリコン配線およびワード線下
以外の拡散層を覆うように形成されているが、ゲート電
極用配線Ｇ３と抵抗Ｒ２と拡散領域２との接触用コンタ
クト窓Ｎ２、およびＧ４とＲ，と拡散領域２との接触用
コンタクト窓Ｎ，を覆うようにして接地線を形成すれば
Ｑ線によるソフトエラーは充分に阻止できる。
なることを意味し、従って本実施例により製造歩解は向
上する。また本実施例において、列方向の配線間の間隔
〆を従来例と等しくすれば、ビット線対の間の間隔は従
釆と比較して約半分になり従って集積度は大中に向上す
る。上述の実施例においては、接地線ＯＮ〇はワード線
ＷＬを除くすべてのポリシリコン配線およびワード線下
以外の拡散層を覆うように形成されているが、ゲート電
極用配線Ｇ３と抵抗Ｒ２と拡散領域２との接触用コンタ
クト窓Ｎ２、およびＧ４とＲ，と拡散領域２との接触用
コンタクト窓Ｎ，を覆うようにして接地線を形成すれば
Ｑ線によるソフトエラーは充分に阻止できる。
【７’発明の効果
以上述べたように、本発明によれば、メモリセルのフリ
ツプフロップを構成するＭＯＳトランジスタのゲート電
極用配線を覆うように接地線を配遣したことにより、ス
タティック型半導体記憶装置において、メモリセルの電
荷蓄積量が増大し、それによりＱ線によるソフトエラー
は減少する。
ツプフロップを構成するＭＯＳトランジスタのゲート電
極用配線を覆うように接地線を配遣したことにより、ス
タティック型半導体記憶装置において、メモリセルの電
荷蓄積量が増大し、それによりＱ線によるソフトエラー
は減少する。
また、上記接地線をビット線対と異なる配線層で形成し
たことにより、配線の形成が容易になって製造歩留が向
上し、ひいては集積度が向上する。
たことにより、配線の形成が容易になって製造歩留が向
上し、ひいては集積度が向上する。
第１図は本発明の対象となるスタティック型ランダムア
クセスメモリの１メモリセルを示す等価回路図、第２図
は第１図のスタティック型メモリセルの従来の物理的構
造を示す平面図、第３図は第２図のｍ−ｍ′線断面図、
第４図は第２図のＷ−Ｗ′線断面図、第５図は第１図に
示したスタティック型メモリセルの本発明の一実施例に
よる物理的構造を示す平面図、第６図は第６図のＷ−Ｗ
′線断面図、そして第７図は第５図の肌一肌′線断面図
である。 １・・・半導体基板、２…不純物拡散層、３・・・分離
領域、４…絶縁層、ＷＬ・・・ワード線、ＢＬ，ＢＬ・
・・ビット線対、Ｖｃｃ・・・電源線、ＯＮＤ・・・接
地線、Ｇ３，Ｇ４・・・ゲート電極用配線、ＧＮＤ′…
接地線。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第７洲の 特許法第６ ４条の規定によ脇２年ら肘日）
る補正の掲載公告特許番号 ら。 −Ｚ７８ノ昭和５７年特許藤第３２２３６号（特公昭６
０−２７８１号、昭６０．１。 ２３発行の特許公報７（２１−３〔３５７〕号掲載）に
ついては特許法第６４条の規定による補正があったので
下記のとおり掲載する。 特許第１５４８０５９号 ｌｎｔ．ＣＩ．５ 識別記号 庁内整理番号日
ＯＩ Ｌ ２７／１０ ８６２４−５Ｆ
Ｇ ＩＩ Ｃ ＩＩ／４０ ８５２２−
５Ｂ記１ 「特許請求の範図」の頃を「１ 半導体基板
上に絶縁層を介して形成されたワード線、ビット線対、
電源線、接地線、核ワード線と該ビット線対との各交差
部に配段されたＭＯＳトランジスタからなるスタテイツ
ク型メモリセル、および該ＭＯＳトランジスタのゲート
電極用配線の各々と該蟹源線との間に接線された篤荷抵
抗を具備する半導体記憶装置において、該接地線は、核
ゲート電極用配線及び核ゲート電極鋼配線に鞍擁される
該ＭＯＳトランジスタのドレイン領域全体を覆うように
、該ゲート電極用配線上に第１の絶縁層を介して第１の
導電層より形成され、該ビット線対が該第１の溝電届上
に第２の絶縁層を介して第２の導電層により形成された
ことを特徴とする半導体記憶装置。 ２ 該接地線下の該第１の絶縁層の膿蝉は該ビット線対
下の第２の絶縁層の膜厚より小とした特許請求の範囲第
１項記載の半導体記憶袋瞳。 」と補正する。２ 第６頁「第６図」を「 第５図 」と補正する。
クセスメモリの１メモリセルを示す等価回路図、第２図
は第１図のスタティック型メモリセルの従来の物理的構
造を示す平面図、第３図は第２図のｍ−ｍ′線断面図、
第４図は第２図のＷ−Ｗ′線断面図、第５図は第１図に
示したスタティック型メモリセルの本発明の一実施例に
よる物理的構造を示す平面図、第６図は第６図のＷ−Ｗ
′線断面図、そして第７図は第５図の肌一肌′線断面図
である。 １・・・半導体基板、２…不純物拡散層、３・・・分離
領域、４…絶縁層、ＷＬ・・・ワード線、ＢＬ，ＢＬ・
・・ビット線対、Ｖｃｃ・・・電源線、ＯＮＤ・・・接
地線、Ｇ３，Ｇ４・・・ゲート電極用配線、ＧＮＤ′…
接地線。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第７洲の 特許法第６ ４条の規定によ脇２年ら肘日）
る補正の掲載公告特許番号 ら。 −Ｚ７８ノ昭和５７年特許藤第３２２３６号（特公昭６
０−２７８１号、昭６０．１。 ２３発行の特許公報７（２１−３〔３５７〕号掲載）に
ついては特許法第６４条の規定による補正があったので
下記のとおり掲載する。 特許第１５４８０５９号 ｌｎｔ．ＣＩ．５ 識別記号 庁内整理番号日
ＯＩ Ｌ ２７／１０ ８６２４−５Ｆ
Ｇ ＩＩ Ｃ ＩＩ／４０ ８５２２−
５Ｂ記１ 「特許請求の範図」の頃を「１ 半導体基板
上に絶縁層を介して形成されたワード線、ビット線対、
電源線、接地線、核ワード線と該ビット線対との各交差
部に配段されたＭＯＳトランジスタからなるスタテイツ
ク型メモリセル、および該ＭＯＳトランジスタのゲート
電極用配線の各々と該蟹源線との間に接線された篤荷抵
抗を具備する半導体記憶装置において、該接地線は、核
ゲート電極用配線及び核ゲート電極鋼配線に鞍擁される
該ＭＯＳトランジスタのドレイン領域全体を覆うように
、該ゲート電極用配線上に第１の絶縁層を介して第１の
導電層より形成され、該ビット線対が該第１の溝電届上
に第２の絶縁層を介して第２の導電層により形成された
ことを特徴とする半導体記憶装置。 ２ 該接地線下の該第１の絶縁層の膿蝉は該ビット線対
下の第２の絶縁層の膜厚より小とした特許請求の範囲第
１項記載の半導体記憶袋瞳。 」と補正する。２ 第６頁「第６図」を「 第５図 」と補正する。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に絶縁層を介して形成されたワード線
、ビツト線対、電源線、接地線、該ワード線と該ビツト
線対との各交差部に配設されたＭＯＳトランジスタから
なるスタテイツク型メモリセル、および該ＭＯＳトラン
ジスタのゲート電極用配線の各々と該電源線との間に接
続された負荷抵抗を具備する半導体記憶装置において、
該接地線は、該ゲート電極用配線及び該ゲート電極用配
線に接続される該ＭＯＳトランジスタの拡散領域の一部
を覆うように、該ゲート電極用配線上に第１の絶縁層を
介して第１の導電層より形成され、該ビツト線対が該第
１の導電層上に第２の絶縁層を介して第２の導電層によ
り形成されたことを特徴とする半導体記憶装置。 ２ 該接地線下の該第１の絶縁層の膜厚は該ビツト線対
下の第２の絶縁層の膜厚より小とした特許請求の範囲第
１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032236A JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
| EP83301104A EP0087979B1 (en) | 1982-03-03 | 1983-03-02 | A semiconductor memory device |
| DE8383301104T DE3380548D1 (en) | 1982-03-03 | 1983-03-02 | A semiconductor memory device |
| US06/915,967 US4809046A (en) | 1982-03-03 | 1986-10-06 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032236A JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165376A JPS58165376A (ja) | 1983-09-30 |
| JPS602781B2 true JPS602781B2 (ja) | 1985-01-23 |
Family
ID=12353342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032236A Expired JPS602781B2 (ja) | 1982-03-03 | 1982-03-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602781B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0416142Y2 (ja) * | 1985-10-14 | 1992-04-10 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682801B2 (ja) * | 1983-12-23 | 1994-10-19 | 株式会社日立製作所 | 半導体記憶装置とそのレイアウト方法 |
| JP2559360B2 (ja) * | 1984-11-28 | 1996-12-04 | 株式会社日立製作所 | 半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3002343A1 (de) * | 1979-01-23 | 1980-07-31 | Nippon Electric Co | Integrierte halbleiterschaltung, speziell aus igfets |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
-
1982
- 1982-03-03 JP JP57032236A patent/JPS602781B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3002343A1 (de) * | 1979-01-23 | 1980-07-31 | Nippon Electric Co | Integrierte halbleiterschaltung, speziell aus igfets |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0416142Y2 (ja) * | 1985-10-14 | 1992-04-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58165376A (ja) | 1983-09-30 |
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