JPS6173380A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は接合型電界効果トランジスタ（以下Ｊ−ＦＥＴ
）に関し、特に広帯域低雑音Ｊ−ＦＥＴの製造技術に関
する。
）に関し、特に広帯域低雑音Ｊ−ＦＥＴの製造技術に関
する。
Ｊ−ＦＥＴを製造するには、第９図に示すように、たと
えばＰ型半導体基体１の一生面の一部にｎ型半導体層２
を形成し、このｎ型半導体層２の表面の一部にｐ＋型拡
散によってゲート３を形成し、このゲート３を挟んでｎ
型半導体層２の表面にｎ０型拡散によるソース・ドレイ
ンを形成する方法が知られている。（昭晃堂発行「電子
デバイス■」、昭和５４年１１月７日発行日、古用静二
部、松村正清共著、ｐ１５７〜１６２）上記ゲート３形
成のためのＰ型拡散は、第１０図に示すように１通常、
ホトレジス１−を利用した５ｉ０２マスク５を通して不
純物Ｂ” （ボロン）打ち込みを行い１次いで、アニ
ール処理するものであるが、この方法では横（主面）方
向の拡散があって、ゲート長しが長くなり、同時に拡散
深さも大きくなることを避けられない。
えばＰ型半導体基体１の一生面の一部にｎ型半導体層２
を形成し、このｎ型半導体層２の表面の一部にｐ＋型拡
散によってゲート３を形成し、このゲート３を挟んでｎ
型半導体層２の表面にｎ０型拡散によるソース・ドレイ
ンを形成する方法が知られている。（昭晃堂発行「電子
デバイス■」、昭和５４年１１月７日発行日、古用静二
部、松村正清共著、ｐ１５７〜１６２）上記ゲート３形
成のためのＰ型拡散は、第１０図に示すように１通常、
ホトレジス１−を利用した５ｉ０２マスク５を通して不
純物Ｂ” （ボロン）打ち込みを行い１次いで、アニ
ール処理するものであるが、この方法では横（主面）方
向の拡散があって、ゲート長しが長くなり、同時に拡散
深さも大きくなることを避けられない。
一般にＪ−ＦＥＴにおいては、増幅率ｇｍは、下式：
％式％
（ただし、Ｗはゲート幅、Ｌはゲート長、ＮＤはｎ型半
導体層の不純物濃度、ｈｃはチャンネル深さ） によりあられされる。
導体層の不純物濃度、ｈｃはチャンネル深さ） によりあられされる。
したがって、Ｊ−ＦＥＴで高ｇｍを得るためには、特に
ゲート長りをいかに小さくするかが重要な要因となって
くる。
ゲート長りをいかに小さくするかが重要な要因となって
くる。
本発明は上述した問題を解決したものであり、その目的
とするところは高ｇｍのＪ−ＦＥＴを得るためのゲート
拡散技術を提供することにある。
とするところは高ｇｍのＪ−ＦＥＴを得るためのゲート
拡散技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面よりあきらかになるであろう。
細書の記述及び添付図面よりあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ｐ−型シリコン基板の上にｎ−型シリコン層
を形成し、このｎ−型シリコン層表面の一部にＰ型領域
をゲートとして形成するｎチャネルＪ 、７ Ｆ Ｅ
Ｔの製造にあたって、上記ｎ−型シリコン層上に所要の
グー１−長を有しＰ型不純物（アクセプタ）を含むポリ
シリコン膜及びこのポリシリコン膜の側面に接してｎ型
不純物（ドナ）を含むシリコン酸°化物膜を形成した状
態で上記ポリシリコン膜からｎ−型シリコン層表面にｐ
型不純物を拡散させるもので、これによりｐ型不純物の
横゛方、向又の拡がり＆ｎ型を含む５ｉ０２で補償し、
かつ拡散深さを制御して高ｇｍを有するＪＦＥＴが得ら
れ、前記発明の目的を達成できる。
を形成し、このｎ−型シリコン層表面の一部にＰ型領域
をゲートとして形成するｎチャネルＪ 、７ Ｆ Ｅ
Ｔの製造にあたって、上記ｎ−型シリコン層上に所要の
グー１−長を有しＰ型不純物（アクセプタ）を含むポリ
シリコン膜及びこのポリシリコン膜の側面に接してｎ型
不純物（ドナ）を含むシリコン酸°化物膜を形成した状
態で上記ポリシリコン膜からｎ−型シリコン層表面にｐ
型不純物を拡散させるもので、これによりｐ型不純物の
横゛方、向又の拡がり＆ｎ型を含む５ｉ０２で補償し、
かつ拡散深さを制御して高ｇｍを有するＪＦＥＴが得ら
れ、前記発明の目的を達成できる。
第１図乃至第７図は本の一実施例を示すものであって、
Ｐ−型シリコン基板上にｎチャネルＪＦＥＴを形成する
場合のプロセスの工程断面図である。
Ｐ−型シリコン基板上にｎチャネルＪＦＥＴを形成する
場合のプロセスの工程断面図である。
以下各工程にしたがって詳述する。
（１）ｐ−型シリコン結晶基板（サブストレート）１上
にｎ−型不純物ドープＣ’ａ’ｊａＮ： ２ Ｘ ｔ
ｏｔｓ、比抵抗ｐ＝ｏ、２８Ω）のｎ−型シリコン層２
をエピタキシャル成長させたものを用意する。次に表面
酸化による５ｉ０２膜５をホトエッチしたマスクを通し
て選択的Ｂ（ボロン）拡散を行いＰ−型基板１に接続す
るＰ４型アイソレーション層１ａを形成する。（第１図
） （２）５ｉ０２膜５の一部をホトエッチにより窓開する
。この窓開部の幅ｄは求めようとするゲート長（Ｌ）よ
りも充分に大きくとる。この上に前面に高濃度のＢ（ボ
ロン）をドープしたポリシリコン膜６を地積する。（第
２図） （３）次いで上記ポリシリコン膜６をホ１−エッチし、
所要のゲート長りをもつポリシリコンゲート６ａを形成
する。このとき上記ポリシリコン膜−ｈ６ａを囲むＳｉ
Ｏ□膜の窓開部分でｎ−型シリコン層２が露出する。（
第３図） （４）全面にＰＳＧ （リンドープシリケートガラス）
膜７を堆積する。（第４図） （５）ホトエッチによりＰＳＧ膜７及び５ｉ０２ ｆ４
５の一部を窓開したソース・ドレインコンタクト部を露
出し、次いでＰ（リン）又はＡｓ（ヒ素）イオンを上記
窓開部を通してｎ−型シリコン層表面に打ち込む。（＠
５図） （６）不純物拡散のための熱処理を行う。このときポリ
シリコン膜６ａからＢ（ボロン）がｎ−型層表面に拡散
されてＰゝ型アゲ−８層８形成され。
にｎ−型不純物ドープＣ’ａ’ｊａＮ： ２ Ｘ ｔ
ｏｔｓ、比抵抗ｐ＝ｏ、２８Ω）のｎ−型シリコン層２
をエピタキシャル成長させたものを用意する。次に表面
酸化による５ｉ０２膜５をホトエッチしたマスクを通し
て選択的Ｂ（ボロン）拡散を行いＰ−型基板１に接続す
るＰ４型アイソレーション層１ａを形成する。（第１図
） （２）５ｉ０２膜５の一部をホトエッチにより窓開する
。この窓開部の幅ｄは求めようとするゲート長（Ｌ）よ
りも充分に大きくとる。この上に前面に高濃度のＢ（ボ
ロン）をドープしたポリシリコン膜６を地積する。（第
２図） （３）次いで上記ポリシリコン膜６をホ１−エッチし、
所要のゲート長りをもつポリシリコンゲート６ａを形成
する。このとき上記ポリシリコン膜−ｈ６ａを囲むＳｉ
Ｏ□膜の窓開部分でｎ−型シリコン層２が露出する。（
第３図） （４）全面にＰＳＧ （リンドープシリケートガラス）
膜７を堆積する。（第４図） （５）ホトエッチによりＰＳＧ膜７及び５ｉ０２ ｆ４
５の一部を窓開したソース・ドレインコンタクト部を露
出し、次いでＰ（リン）又はＡｓ（ヒ素）イオンを上記
窓開部を通してｎ−型シリコン層表面に打ち込む。（＠
５図） （６）不純物拡散のための熱処理を行う。このときポリ
シリコン膜６ａからＢ（ボロン）がｎ−型層表面に拡散
されてＰゝ型アゲ−８層８形成され。
同時にＰＳＧ膜７からｎ型のリンドープ層９がｎ−型層
２表面に拡散される。一方、ＰＳＧの窓開部より打込ま
れたＰ（リン）等がｎ−型層表面に拡散されてソース・
ドレインコンタクト部ｎｈ型層１０が形成される。（第
６図） （７）このあとコンタクトホトエッチを行ない、さらに
アルミニウムを蒸着する。そして熱処理を行うことによ
り第７図に示すようにソース・ドレインにオーミック接
触するアルミニウム電極１１（Ｓ −Ｄ）を有するｎチ
ャネルＪ−ＦＥＴが完成する。
２表面に拡散される。一方、ＰＳＧの窓開部より打込ま
れたＰ（リン）等がｎ−型層表面に拡散されてソース・
ドレインコンタクト部ｎｈ型層１０が形成される。（第
６図） （７）このあとコンタクトホトエッチを行ない、さらに
アルミニウムを蒸着する。そして熱処理を行うことによ
り第７図に示すようにソース・ドレインにオーミック接
触するアルミニウム電極１１（Ｓ −Ｄ）を有するｎチ
ャネルＪ−ＦＥＴが完成する。
上記実施例で述べた本発明によれば下記の理由で効果が
得られる。
得られる。
（１）ポリシリコン膜のホトエツチングにおいてはＳｉ
Ｏ□等のホトエツチングに比してサイドエッチ量が小さ
くマスク幅と同寸法のゲート長をもつポリシリコンゲー
トが得られる。
Ｏ□等のホトエツチングに比してサイドエッチ量が小さ
くマスク幅と同寸法のゲート長をもつポリシリコンゲー
トが得られる。
（２）ボロンドープド・ポリシリコンゲートからのＰ−
型拡散と、これに隣接するＰＳＧからのｎ＋型被拡散を
同時に行うことにより、第８図に示すようにｎ−型シリ
コン層表面でゲートＰ＋型拡散層よりの横方向の拡散が
ｎ型拡散層により補償されてゲート長が横へのびること
がない。
型拡散と、これに隣接するＰＳＧからのｎ＋型被拡散を
同時に行うことにより、第８図に示すようにｎ−型シリ
コン層表面でゲートＰ＋型拡散層よりの横方向の拡散が
ｎ型拡散層により補償されてゲート長が横へのびること
がない。
（３）ポリシリコンゲートよりｎゝ型シリコン層へのボ
ロン拡散であることにより直接にボロンを導入する場合
に比してボロン８人量が制御され拡散深さｈｅを浅いゲ
ートを形成することができる。
ロン拡散であることにより直接にボロンを導入する場合
に比してボロン８人量が制御され拡散深さｈｅを浅いゲ
ートを形成することができる。
（４）上記（１）〜（３）によりｇｍの高いＪ−ＦＥＴ
を提供することができる。
を提供することができる。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえばＰ−型シリコン層の表面に形成したリンなどの
ｎ型不純物ドープ・ポリシリコーン膜とＢＳＧ （ボロ
ンドープド・シリケートガラス）からのリン拡散により
ＰチャネルＪ−ＦＥＴのためのｎ型ゲートを形成するこ
とができる。
ｎ型不純物ドープ・ポリシリコーン膜とＢＳＧ （ボロ
ンドープド・シリケートガラス）からのリン拡散により
ＰチャネルＪ−ＦＥＴのためのｎ型ゲートを形成するこ
とができる。
本発明はＪ−ＦＥＴ（単位及びＩＣ）の製造法に適用で
き、特に高周波用Ｊ ＦＥＴに応用して有効である。
き、特に高周波用Ｊ ＦＥＴに応用して有効である。
本発明はこれ以外にバイポーラトランジスタの微小化プ
ロセスに応用することができる。
ロセスに応用することができる。
第１図乃至第７図は本発明の一実施例を示すｎチャネル
Ｊ−ＦＥＴのプロセスの工程断面図である−６ 第８図は本発明の詳細な説明するためのポリシリコン拡
散部分の拡大断面図である。 第９図はＪ−ＦＥＴの一般構造を示す正面断面斜面図で
ある。 第１０図は従来のＪ−ＦＥＴにおけるゲート拡散の形態
を示す断面図である。 ■・・Ｐ−型Ｓｉ基板、２・・・ｎ−型Ｓｉ （エピタ
キシャル）層、３・・・Ｐ４型拡散ゲート、４・・・ｎ
＋型被拡散ソースドレイン、５・・・５ｉ０２膜、６・
・・ボロンドープドポリシリコン、７・・・ＰＳＧ、８
・・・Ｐ型拡散ソース、９・−・リンドープ層、１０・
・・ｎ“型拡散ソース・ドレイン、１１・・・電極。 第 １ 図 第 ２ 区 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図
Ｊ−ＦＥＴのプロセスの工程断面図である−６ 第８図は本発明の詳細な説明するためのポリシリコン拡
散部分の拡大断面図である。 第９図はＪ−ＦＥＴの一般構造を示す正面断面斜面図で
ある。 第１０図は従来のＪ−ＦＥＴにおけるゲート拡散の形態
を示す断面図である。 ■・・Ｐ−型Ｓｉ基板、２・・・ｎ−型Ｓｉ （エピタ
キシャル）層、３・・・Ｐ４型拡散ゲート、４・・・ｎ
＋型被拡散ソースドレイン、５・・・５ｉ０２膜、６・
・・ボロンドープドポリシリコン、７・・・ＰＳＧ、８
・・・Ｐ型拡散ソース、９・−・リンドープ層、１０・
・・ｎ“型拡散ソース・ドレイン、１１・・・電極。 第 １ 図 第 ２ 区 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体の主面の一部にソース・ドレ
イン部となる第２導電型半導体層を形成し、この第２導
電型半導体層の表面の一部に第１導電型領域をゲートと
して形成する半導体装置の製造方法であって、上記第２
導電型半導体層上に所要のゲート長をもち第１導電型不
純物を含む多結晶半導体膜とこの多結晶半導体膜の側面
に接する第２導電型不純物を含む半導体酸化物膜を形成
し、上記多結晶半導体膜から第２導電型半導体層表面に
不純物を拡散することを特徴とする半導体装置の製造方
法。 ２、上記第２導電型半導体層はｎ型単結晶シリコンから
なり、上記多結晶半導体膜はボロンドープ多結晶シリコ
ンからなるとともに上記半導体酸化物膜はリンドープ・
シリケートガラスからなる特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19464684A JPS6173380A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19464684A JPS6173380A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173380A true JPS6173380A (ja) | 1986-04-15 |
Family
ID=16327969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19464684A Pending JPS6173380A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173380A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023936A (ja) * | 1988-01-16 | 1990-01-09 | Link Analytical Ltd | 電荷増幅器および電荷信号または電流信号を増幅する方法 |
| US4912053A (en) * | 1988-02-01 | 1990-03-27 | Harris Corporation | Ion implanted JFET with self-aligned source and drain |
| EP1779439A2 (en) * | 2004-06-03 | 2007-05-02 | Widebandgap, LLC | Lateral channel transistor |
| WO2007075759A3 (en) * | 2005-12-22 | 2007-08-16 | Analog Devices Inc | Jfet with drain and/or source modification implant |
-
1984
- 1984-09-19 JP JP19464684A patent/JPS6173380A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023936A (ja) * | 1988-01-16 | 1990-01-09 | Link Analytical Ltd | 電荷増幅器および電荷信号または電流信号を増幅する方法 |
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| EP1779439A2 (en) * | 2004-06-03 | 2007-05-02 | Widebandgap, LLC | Lateral channel transistor |
| EP1779439A4 (en) * | 2004-06-03 | 2008-10-01 | Widebandgap Llc | SIDE CHANNEL TRANSISTOR |
| WO2007075759A3 (en) * | 2005-12-22 | 2007-08-16 | Analog Devices Inc | Jfet with drain and/or source modification implant |
| US7411231B2 (en) | 2005-12-22 | 2008-08-12 | Analog Devices, Inc. | JFET with drain and/or source modification implant |
| JP2009521804A (ja) * | 2005-12-22 | 2009-06-04 | アナログ デバイセス インコーポレーテッド | ドレインおよび／またはソース変形注入物を有するｊｆｅｔ |
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