JPS63278273A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63278273A JPS63278273A JP9873087A JP9873087A JPS63278273A JP S63278273 A JPS63278273 A JP S63278273A JP 9873087 A JP9873087 A JP 9873087A JP 9873087 A JP9873087 A JP 9873087A JP S63278273 A JPS63278273 A JP S63278273A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置に係わり、特に絶縁膜上に形成さ
れた半導体膜に電界効果型トランジスタを設けた半導体
装置に関する。
れた半導体膜に電界効果型トランジスタを設けた半導体
装置に関する。
（従来の技術）
近年、シリコン酸化膜等の絶縁膜上に単結晶半導体膜を
形成し、この半導体膜にＭＯＳ）ランジスタ等の素子を
形成する技術が開発されている。
形成し、この半導体膜にＭＯＳ）ランジスタ等の素子を
形成する技術が開発されている。
絶縁膜上に形成された半導体素子は寄生容量が小積層す
ることが可能であり、高集積、多機能化の点で非常に有
利である。
ることが可能であり、高集積、多機能化の点で非常に有
利である。
ところで、絶縁膜上に作成されたＭＯＳ）ランジスタに
おいては、基板に相当する半導体膜はフローティングの
状態となる。半導体膜がフローテインクの状態となるこ
とは、ゲートとの容量結合によって半導体基板の電位が
変動すること、また素子の微細化に伴いドレイン近傍で
生じる余剰キャリアを効率良く収集できないこと等、素
子の特性を安定させる」二で好ましくない。
おいては、基板に相当する半導体膜はフローティングの
状態となる。半導体膜がフローテインクの状態となるこ
とは、ゲートとの容量結合によって半導体基板の電位が
変動すること、また素子の微細化に伴いドレイン近傍で
生じる余剰キャリアを効率良く収集できないこと等、素
子の特性を安定させる」二で好ましくない。
そこで、第３図に示す如く基板電極を追加することによ
り、半導体膜に所定の基板バイアスを与えることが考え
られるが、この場合、基板電極の追加により素子面積が
大きくなり、半導体装置の微細化及び高集積化に不利で
ある。なお、第３図（ａ）は平面図であり、第３図（ｂ
）は同図（ａ）の矢視Ｂ−Ｂ断面図である。また、図中
３１はＳｉ基板、３２は下地絶縁膜としての５ｉ０２膜
、３３はＳｏｌとしてのＳｉ膜、３４はゲート酸化膜、
３５はゲート電極、３６は基板電極、３７゜’、、３’
ｌ、８はソース・ドレイン領域、４１は５ｉ０２膜、１
、。
り、半導体膜に所定の基板バイアスを与えることが考え
られるが、この場合、基板電極の追加により素子面積が
大きくなり、半導体装置の微細化及び高集積化に不利で
ある。なお、第３図（ａ）は平面図であり、第３図（ｂ
）は同図（ａ）の矢視Ｂ−Ｂ断面図である。また、図中
３１はＳｉ基板、３２は下地絶縁膜としての５ｉ０２膜
、３３はＳｏｌとしてのＳｉ膜、３４はゲート酸化膜、
３５はゲート電極、３６は基板電極、３７゜’、、３’
ｌ、８はソース・ドレイン領域、４１は５ｉ０２膜、１
、。
１ ＞＋
このように従来、絶縁膜」−の半導体膜に形成したＭＯ
Ｓトランジスタにおいては、半導体膜をフローティング
の状態で用いることは望ましくなく、またこれを避ける
ために基板電極を設けると素子面積が大きくなると云う
問題があった。
Ｓトランジスタにおいては、半導体膜をフローティング
の状態で用いることは望ましくなく、またこれを避ける
ために基板電極を設けると素子面積が大きくなると云う
問題があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、素子面積を大きくすることなく、半導
体膜に所定の基板電位を与えることができ、半導体膜に
形成する半導体素子の特性向上及び微細化をはかり得る
半導体装置を提供することにある。
とするところは、素子面積を大きくすることなく、半導
体膜に所定の基板電位を与えることができ、半導体膜に
形成する半導体素子の特性向上及び微細化をはかり得る
半導体装置を提供することにある。
［発明の構成］
（問題点を解決するだめの手段）
本発明の骨子は、半導体膜中に発生した余剰キャリアを
効率良く収集するための基板電極としての半導体領域を
設けることにあり、さらにこの半導体領域をソースの下
部や周囲等に設けることにより、素子面積の増大を抑え
ることにある。
効率良く収集するための基板電極としての半導体領域を
設けることにあり、さらにこの半導体領域をソースの下
部や周囲等に設けることにより、素子面積の増大を抑え
ることにある。
即ち本発明は、絶縁膜上に形成された第１導電型半導体
膜に第２導電型のソース・ドレイン領域うにしたもので
ある。
膜に第２導電型のソース・ドレイン領域うにしたもので
ある。
（作用）
本発明によれば、第１導電型半導体領域を形成すること
により、ソース電極の下部或いは周囲に形成された高濃
度の第１．第２導電型の接合を通して半導体膜の電位変
動を抑えて、半導体膜中に発生した余剰キャリアを効率
良く収集することが可能であり、これにより素子特性が
著しく向上する。また、この基板電極として作用する第
１導電型半導体領域をソース電極の下部或いは周囲に配
置するため、素子面積を増大させることなく」−記の効
果を発揮することが可能であり、微細化及び高集積化に
も有効である。
により、ソース電極の下部或いは周囲に形成された高濃
度の第１．第２導電型の接合を通して半導体膜の電位変
動を抑えて、半導体膜中に発生した余剰キャリアを効率
良く収集することが可能であり、これにより素子特性が
著しく向上する。また、この基板電極として作用する第
１導電型半導体領域をソース電極の下部或いは周囲に配
置するため、素子面積を増大させることなく」−記の効
果を発揮することが可能であり、微細化及び高集積化に
も有効である。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図である。まず、第１図（ａ）に示す如く
、シリコン基板１１上にスパッタ或いはＣＶＤ法により
シリコン酸化膜（絶縁膜）−夕によるアニール法を用い
て、多結晶シリコン膜を単結晶化し、ｐ型車結晶シリコ
ン膜（第１導電型半導体膜）１３を形成した。ここで、
シリコン酸化膜１２及び単結晶シリコン膜１３からＳＯ
Ｉ単結晶シリコン基板が形成される。
程を示す断面図である。まず、第１図（ａ）に示す如く
、シリコン基板１１上にスパッタ或いはＣＶＤ法により
シリコン酸化膜（絶縁膜）−夕によるアニール法を用い
て、多結晶シリコン膜を単結晶化し、ｐ型車結晶シリコ
ン膜（第１導電型半導体膜）１３を形成した。ここで、
シリコン酸化膜１２及び単結晶シリコン膜１３からＳＯ
Ｉ単結晶シリコン基板が形成される。
次いで、第１図（、ｂ ）に示す如く、素子形成領域を
通常の写真蝕刻法を用いて島状にパターニングする。次
いで、第１図（ｃ）に示す如く、酸素雰囲気中での熱酸
化によりゲート酸化膜１４を４００人の厚さに形成して
、通常のＮチャネルＭＯ８）ランジスタの形成方法に従
い、ポリシリコン等からなるゲート電極１５を形成して
パターニングした。
通常の写真蝕刻法を用いて島状にパターニングする。次
いで、第１図（ｃ）に示す如く、酸素雰囲気中での熱酸
化によりゲート酸化膜１４を４００人の厚さに形成して
、通常のＮチャネルＭＯ８）ランジスタの形成方法に従
い、ポリシリコン等からなるゲート電極１５を形成して
パターニングした。
次いで、第１図（ｄ）に示す如く、ソース領域の下部の
みにホウ素（Ｂ＋）のイオン注入を行い、高濃度のｐ十
不純物層である基板電極（第１導電型半導体領域）１６
を形成する。このとき、通常のソース・ドレイン形成よ
りも加速電圧を大きくして、イオン注入のピーク濃度が
シリコン膜１３とシリコン酸化膜１２との界面付近に位
置するよイン領域１８の形成のためのイオン注入を行う
。
みにホウ素（Ｂ＋）のイオン注入を行い、高濃度のｐ十
不純物層である基板電極（第１導電型半導体領域）１６
を形成する。このとき、通常のソース・ドレイン形成よ
りも加速電圧を大きくして、イオン注入のピーク濃度が
シリコン膜１３とシリコン酸化膜１２との界面付近に位
置するよイン領域１８の形成のためのイオン注入を行う
。
このとき、イオン注入のピーク濃度の位置を基板電極１
６を形成する場合に比べて浅くすることにより、容易に
ｎ＋ ｐ小接合を形成することか可能である。また、
このときの不純物としてはヒ素戚いはリン等を用いれば
よい。なお、この状態で基板電極１６はソース領域１７
及びチャネル領域の双方に接することになり、ソース領
域１６を介して所定の基板電位（この場合ソースと同電
位）が与えられるものとなる。
６を形成する場合に比べて浅くすることにより、容易に
ｎ＋ ｐ小接合を形成することか可能である。また、
このときの不純物としてはヒ素戚いはリン等を用いれば
よい。なお、この状態で基板電極１６はソース領域１７
及びチャネル領域の双方に接することになり、ソース領
域１６を介して所定の基板電位（この場合ソースと同電
位）が与えられるものとなる。
次いで、第１図（ｆ）に示す如く、全面にＣＶＤ酸化膜
２１を堆積し、ソース、ドレイン及びゲートに達するコ
ンタクトホールを形成し、金属配線２２を用いて配線す
る。このとき、配線材料はｎ型及びｐ型半導体とオーミ
ックコンタクトがとれる材料であればよい。
２１を堆積し、ソース、ドレイン及びゲートに達するコ
ンタクトホールを形成し、金属配線２２を用いて配線す
る。このとき、配線材料はｎ型及びｐ型半導体とオーミ
ックコンタクトがとれる材料であればよい。
かくして作成された本装置においては、素子形成領域を
増加させることなく、素子の基板電位をソース電位に一
致させることができ、トランジスタの特性を安定化する
ことができる。′即ち、ソーめ形成による素子面積の増
大をなくすことができる。また、従来工程に第１図（ｄ
）に示すホウ素のイオン注入工程を付加するのみのでよ
く、簡易な工程で実現し得る等の利点もある。
増加させることなく、素子の基板電位をソース電位に一
致させることができ、トランジスタの特性を安定化する
ことができる。′即ち、ソーめ形成による素子面積の増
大をなくすことができる。また、従来工程に第１図（ｄ
）に示すホウ素のイオン注入工程を付加するのみのでよ
く、簡易な工程で実現し得る等の利点もある。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記基板電極となる半導体領域１６はソー
スの下部のみに限定されるものではなく、第２図に示す
如くソース領域１７の両側に形成してもよい。ここで、
第２図の矢視Ａ−Ａ断面は第１図（ｆ）と同じである。
い。例えば、前記基板電極となる半導体領域１６はソー
スの下部のみに限定されるものではなく、第２図に示す
如くソース領域１７の両側に形成してもよい。ここで、
第２図の矢視Ａ−Ａ断面は第１図（ｆ）と同じである。
つまり、上記半導体領域はソース領域とチャネル領域と
の双方に接するように形成すればよい。また、第１導電
型半導体膜に形成する素子としては、ＭＯＳトランジス
タに限らずＭＥＳトランジスタにも適用可能である。さ
らに、Ｎチャネルトランジスタに限らず、Ｐチャネルト
ランジスタにも適用できるのは勿論のことである。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
の双方に接するように形成すればよい。また、第１導電
型半導体膜に形成する素子としては、ＭＯＳトランジス
タに限らずＭＥＳトランジスタにも適用可能である。さ
らに、Ｎチャネルトランジスタに限らず、Ｐチャネルト
ランジスタにも適用できるのは勿論のことである。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
［発明の効果］
子面積を増大することなく基板電位を抑えることができ
、半導体膜中に発生した余剰キャリアを効率良く収集す
ることか可能となる。従って、絶縁膜」二の半導体膜に
形成する半導体素子の特性向上及び高集積化をはかり得
る半導体装置を実現することが可能となる。
、半導体膜中に発生した余剰キャリアを効率良く収集す
ることか可能となる。従って、絶縁膜」二の半導体膜に
形成する半導体素子の特性向上及び高集積化をはかり得
る半導体装置を実現することが可能となる。
第１図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図、第２図は変形例を説明するための平面
図、第３図は従来の問題点を説明するための平面図及び
断面図である。 １１・・・単結晶シリコン基板、１２シリコン酸化膜（
絶縁膜）、１３・・・単結晶シリコン膜（第１導電型半
導体膜）、１４・・・ゲート酸化膜、１５・・・ゲート
電極、１６・・・基板電極（高濃度第１導電型半導体領
域）、１７・・・ソース領域、１８・・・ドレイン領域
、２１・・・ＣＶＤ酸化膜、２２・・・金属配線。 出願人 工業技術院長 飯塚 幸三 −１〇 − 第１図（２） 、「−−シ／′
程を示す断面図、第２図は変形例を説明するための平面
図、第３図は従来の問題点を説明するための平面図及び
断面図である。 １１・・・単結晶シリコン基板、１２シリコン酸化膜（
絶縁膜）、１３・・・単結晶シリコン膜（第１導電型半
導体膜）、１４・・・ゲート酸化膜、１５・・・ゲート
電極、１６・・・基板電極（高濃度第１導電型半導体領
域）、１７・・・ソース領域、１８・・・ドレイン領域
、２１・・・ＣＶＤ酸化膜、２２・・・金属配線。 出願人 工業技術院長 飯塚 幸三 −１〇 − 第１図（２） 、「−−シ／′
Claims (3)
- （１）絶縁膜上に形成された第１導電型半導体膜に第２
導電型のソース・ドレイン領域を形成すると共に、これ
らの間のチャネル領域上にゲート電極を形成してなる半
導体装置において、前記ソース領域及びチャネル領域の
双方に接するように高濃度の第１導電型半導体領域を設
けたことを特徴とする半導体装置。 - （２）前記高濃度の第１導電型半導体領域は、前記ソー
ス領域の下部或いは周囲に設けられたものであることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）前記高濃度の第１導電型半導体領域は、前記第１
導電型半導体膜の基板電極として用いられることを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098730A JPH0728043B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098730A JPH0728043B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278273A true JPS63278273A (ja) | 1988-11-15 |
| JPH0728043B2 JPH0728043B2 (ja) | 1995-03-29 |
Family
ID=14227636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098730A Expired - Lifetime JPH0728043B2 (ja) | 1987-04-23 | 1987-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728043B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159767A (ja) * | 1988-12-13 | 1990-06-19 | Mitsubishi Electric Corp | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US5008723A (en) * | 1989-12-29 | 1991-04-16 | Kopin Corporation | MOS thin film transistor |
| US5264721A (en) * | 1989-04-29 | 1993-11-23 | Fujitsu Limited | Insulated-gate FET on an SOI-structure |
| US6873014B1 (en) * | 1999-01-29 | 2005-03-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6940138B2 (en) * | 1999-07-16 | 2005-09-06 | Seiko Epson Corporation | Semiconductor device, semiconductor gate array, electro-optical device, and electronic equipment |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220961A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS61278164A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 双方向型薄膜半導体装置 |
| JPS6221557U (ja) * | 1985-07-24 | 1987-02-09 |
-
1987
- 1987-04-23 JP JP62098730A patent/JPH0728043B2/ja not_active Expired - Lifetime
Patent Citations (3)
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