JPS6160161A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、スプリットバス制御方式を適用する対等型
マルチプロセッサシステムに係り、特に入出力命令処理
方式に関する。

〔発明の技術的背景〕

一般に、複数のプロセッサを有し、各プロセッサが特別
の役割分担を行なわない対等型マルチプロセッサシステ
ムにおいては、入出力機器の動作指定が各プロセッサで
自由に実行される。

したがって、１台の入出力チャネルに複数の入出力機器
が接続され、且つ１パスサイクルＴ毎にパスが解放され
るスプリットバス制御方式を適用する対等型マルチプロ
セッサシステムでは、複数のプロセッサから同時に入出
力命令が発行されることが生じ得る。このため、入出力
チャネルには、複数のプロセッサからの入出力命令を並
列処理する機能が要求される。

第３図は上記したスプリットバス制御方式を適用する対
等型マルチプロセッサシステムの−例を示す。図中、１
１．１２はプロセッサ、１３はマイクロプロセッサ内蔵
の入出力チャネル、１４はバスコントロールユニット（
以下、ＢＣＵと称する〕である。プロセッサ１１．１２
、入出力チャネル１３、およびＢＣＵ　ｌ　４　（更に
は図示せぬ主記憶）などはバス１５により相互接続され
る。また、入出力チャネル１３には入出力機器１６．１
７が接続される。

第３図に示すマルチプロセッサシステムでは、プロセッ
サ１１．１２から入出力チャネル１３に対し、入出力命
令が同時に（一方のプロセッサの入出力命令シーケンス
実行中に）発行されることがある６、第４図は、このよ
うな場合の入出力命令シーケンスのタイミングチャート
を示す。第４図の例は、入出力機器１６との間のデータ
転送のだめにプロセッサ１ノから入出力チャネル１３に
入出力命令が発行され、入出力機器１７との間のデータ
転送のために（次のバスサイクルＴにおいて）プロセッ
サ１２から入出力チャネル１３に入出力命令が発行され
た場合である。このような場合、プロセッサ１１゜１２
と入出力チャネル１３との間では、数回（第４図の例で
は２回）のデータの授受（即ち入出力命令シーケンス〕
が行なわれ、入出力命令の実行が完了する。したがって
、入出力チャネル１３は、複数の入出力命令シーケンス
の並列実行に対処できるように、ＦＩＦＯ（Ｆｉｒ８ｔ
　ＩｎＦｉｒｓｔ　Ｏｕリメモリ（図示せず〕を有して
いる。

入出力チャネル１３の中心を成すマイクロプロセッサ（
図示せず）は、プロセッサ１１．１２から第４図に示す
ようにバスサイクルＴで連続してデータが転送された場
合、同データ（アドレス部お古びデータ部データ〕をＦ
ＩＦＯメモリに順に格納する。そして、入出力チャネル
１３内のマイクロプロセッサは、ＦＩＦＯメモリに格納
されているデータをその格納順に１データずつ取出し、
判断し、応答（ＡＣＫ）を返す。

〔背景技術の問題点〕

上記したように、従来のマルチプロセッサシステムでは
、複数のプロセッサが入出力チャネルに対し同時に入出
力命令を発行するといった極めて発生頻度の低い事象に
対処できるように、入出力チャネルにＦＩＦＯメモリを
設けなければならず、ハードウェア量が増大する欠点が
あった。

また、ＦＩＦＯメモリ制御を含む複数入出力命令シーケ
ンスの並列制御のために、入出力チャネルの処理が複雑
となり、そのだめのマイクロプログラムの負担が大きく
、したがって１つの入出゛力命令シーケンスだけを実行
する通常状態においても、処理速度が低下する欠点があ
った。

〔発明の目的〕

この発明は上記事情に鑑みてなされたものでその目的は
、入出力命令発行に際し、プロセッサ相互間でインタロ
ックをかけることにより競合の状態をなくシ、もって入
出力チャネルのノ１−ドウエア量の低減、並びにマイク
ロプログラムの簡略化が図れ、入出力命令シーケンスを
高速化できるマルチプロセッサシステムを提供すること
にある。

〔発明の概要〕

この発明では、スプリットバス制御方式を適用する対等
型マルチプロセッサシステムのバスコントロールユニッ
トに、入出力命令シーケンス実行の可否を示す特定フラ
グが設けられる。

上記システム内の各プロセッサは、入出力チャネルに対
して入出力命令を発行する際に、バスコントロールユニ
ット内の特定フラグを参照し、その参照結果に応じて入
出力命令を発行する手段を有している。即ち、プロセッ
サは、特定フラグが第１の論理状態にあれば、他プロセ
ツサによりインタロックがかけられているものとして入
出力命令の発行を待つように構成される。

また、プロセッサは、特定フラグが第２の論理状態にあ
れば、同フラグを第１の論理状態に設定して他プロセツ
サに対してインタロックをかけ、入出力命令を発行する
ようにも構成される。

これによシ、複数の入出力命令シーケンスの競合状態の
発生が防止できる。

〔発明の実施例〕

第１図はこの発明の一実施例に係るスプリッ＝６一 トパス制御方式を適用する対等型マルチプロセッサシス
テムの構成を示す１、同図において、２１．２２はプロ
セッサ、２３はマイクロプロセッサ（図示せず）を内蔵
し、入出力機器２４゜２５を制御する入出力チャネルで
ある。２６は主記憶アクセス制御、計時モジュール、入
出力割込み制御等の制御機能を有するＢＣＵ　（バスコ
ントロールユニット）である。ＢＣＵ　２６にはプロセ
ッサ２１．２２からアクセス（参照）可能なレジスタ２
７が設けられている。レジスタ２７の特定ビットは入出
力命令シーケンスの実行の可否を示すフラグ２８として
用いられる。

レジスタ２７の他のビットは、例えば主記憶保役などの
排他制御用に用いられる。プロセッサ２１．２２、入出
力チャネル２３、およびＢＣＵ２４（更には図示せぬ主
記憶）などは、バス２９により相互接続されている。

次に、この発明の一実施例の動作を第２図のフローチャ
ートを参照して説明する。例えば今、プロセッサ２１が
入出力チャネル２．３に対して入出力命令を発行しよう
としているものとする。

この場合、プロセッサ２１では、同プロセッサ２１内の
例えばＲＯＭ　（図示せず）に格納された入出力命令シ
ーケンス用マイクロプログラムにより、第２図に示すよ
うに、まずＢＣＵ　Ｅ　６のレジスタ２７内のフラグ２
８を対象とするＴＥＳＴ＆ＳＥＴ命令が実行される（ス
テップ８１）。このＴＥＳＴ＆ＳＥＴ命令は、レジスタ
２７の成るビット（この例ではフラグ２８）をテスト（
ＴＥＳＴ）　Ｌ、リセットしていればセット（ＳＥＴ）
させ、セットしていればそのままの状態とし、リセット
していたかセットしていたかを通知する命令である。

したがって、この場合には、フラグ２８がリセットして
いれば、同フラグ２８がセットされ、リセットしていた
旨が通知される。また、フラグ２８がセットしていれば
、同７２グ２８に対する操作は施されず、単にセットし
ていた旨が通知される。

次に、プロセッサ２１では、フラグ２８がセラ）　（Ｓ
ＥＴ、ｌ　していたか否かの判定（ステップ８２）が行
なわれる。フラグ２８がセットしていた場合（即ち、Ｙ
ＥＳ判定の場合〕、他プロセツサ（この例ではプロセッ
サ２２）が入出力命令シーケンスの実行中であるものと
して、プロセッサ２１による入出力命令の発行（即ち入
出力命令シーケンスの実行開始〕が待たされる。

この例では、ステップＳ２での判定がＹＥＳの場合、ス
テップＳＪに戻シ、フラグ２８を対象とするＴＥＳＴ＆
ＳＥＴ命令が再び実行される。なお、第２図のフローチ
ャートは、プロセッサ２２においても適用される。

ＴＥＳＴ＆ＳＥＴ命令の実行ステップ（ＳＪ）に続くス
テップＳ２での判定がＮｏの場合（即ち、７ラグ２８が
リセットしていたために、同フラグ２８がステップＳ）
でセットされた場合）、入出力命令シーケンスを実行中
のプロセッサがないものとして、プロセッサ２１よシ入
出力命令が発行され、パス２９を用いた入出力命令シー
ケンスが実行される（ステップＳＳ）。この間、プロセ
ッサ２２が入出力命令を発行しようとじても、レジスタ
２７内のフラグ２８がセット状態にあるため、第２図に
示すステップＳ１．Ｓ２が繰シ返されるだけである。即
ち、プロセッサ２１が入出力命令シーケンスを実行中の
場合、プロセッサ２２からの入出力命令の発行は待たさ
れる。このことは、プロセッサ２２が入出力命令シーケ
ンスを実行中のときに、プロセッサ２１が入出力命令を
発行しようとする場合も同様である。

プロセッサ２ノにおいて、入出力命令シーケンスの実行
（ステップＳ、？）が終了すると、ＢＣＵ２６のレジス
タ２７内のフラグ２８をリセットスる処理（ステップ８
４）が行なわれる。以上のステップ８１〜Ｓ４の処理は
、前記したようにマイクロプログラムに従って行なわれ
る。したがっテユーザ命令（ユーザプログラム）からは
見えない。

プロセッサ２１によりフラグ２８がリセットされると、
もしプロセッサ２２が入出力命令を発行しようとしてい
るならば（第２図に示すステラｆＳ２でＮＱ判定となる
ため）、同プロセッサ２２は入出力命令発行の待ち状態
から解放さ一１〇− れ、入出力命令シーケンスを実行できる。

〔発明の効果〕

以上詳述したようにこの発明によれば、次に列挙する作
用効果を得ることができる。

■　複数の入出力命令シーケンスが競合することがなく
なるため、入出力チャネルは１つの入出力命令シーケン
スに対処すればよい。したがって、入出力チャネルにお
ける入出力制御処理力、シングルプロセッサシステムの
場合と同様の取扱いとなシ、マルチプロセッサ化による
複雑な処理から解放される。

■　１つの入出力命令シーケンスに対処すればよいこと
から、（複数の入出力命令シーケンスの並列実行用に必
要であった）　ＦＩＦＯメモリが不要となシ、入出力チ
ャネルのハードウェア量の低減が図れる。

■　１つの入出力命令シーケンスに対処すればよいこと
から、入出力チャネルにおけるマイクロプロセッサによ
るマイクロプログラム処理も単純となる。このため、入
出力命令シーケンスが従来に比して早く終了する。即ち
入出力命令の実行が高速化される。

■　１つの入出力命令シーケンスの実行中に、他の入出
力命令シーケンスが入シ込まないので、入出力チャネル
での入出力命令シーケンスの手順が単純化、固定化され
る。このため、入出力チャネルに要求される入出力命令
シーケンス実行機能のハードウェア化が可能となシ、入
出力命令実行の一層の高速化が期待できる。同時に、入
出力チャネル内のマイクロプロセッサにおける入出力機
器へのサポート能力が増加する。

なお、この発明では、成るプロセッサが入出力命令シー
ケンスを実行中は、他のプロセッサは同シーケンスの実
行を待たされるが、■複数のプロセッサから入出力命令
が同時に発行される確率は極めて低く、■入出力命令以
外には何ら影響を及ぼさないことから、システム全体の
パホーマンスに悪影響が及ぶ恐れはない。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマルチプロセッサシ
ステムのブロック構成図、第２図は動作を説明するだめ
のフローチャート、第３図は従来のマルチプロセッサシ
ステムのブロック構成図、第４図は第３図のシステムの
問題点を説明するだめのタイミングチャートである。 ２１．２２・・・プロセッサ、２３・・・入出力チャネ
ル、２６・・・バスコントロールユニッ）　（ＢＣＵ）
、２８・・・フラグ。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサと、このプロセッサからの入出力命令
   に応じ、マイクロプロセッサによる入出力制御を行なう
   入出力チャネルと、入出力割込み制御等を司どるバスコ
   ントロールユニットとを有し、スプリットバス制御方式
   を適用する対等型マルチプロセッサシステムにおいて、
   上記バスコントロールユニットに、入出力命令シーケン
   ス実行の可否を示す特定フラグを設けると共に、上記各
   プロセッサに、入出力命令発行に際して上記特定フラグ
   を参照し、同フラグが第１の論理状態にある場合には上
   記入出力命令の発行を待ち、同フラグが第２の論理状態
   にある場合には同フラグを第１の論理状態に設定して上
   記入出力命令を発行する手段を設けたことを特徴とする
   マルチプロセッサシステム。